集成电路及电子设备制造技术

本发明专利技术提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明专利技术的集成电路用于将消费者设备中的多个信号源和信号目的地互连。源和信号目的地互连。源和信号目的地互连。

【技术实现步骤摘要】
集成电路及电子设备
[0001]本申请为申请日为2012年5月25日、申请号为2012800371674、名称为“数字信号路由电路”的专利技术专利申请的分案申请。本申请是针对申请日为2012年5月25日、申请号为2017103017972、名称为“数字信号路由电路”的分案申请提出的。本申请是针对申请日为2012年5月25日、申请号为2020100139556、名称为“集成电路及电子设备”的分案申请提出的。


[0002]本专利技术涉及信号路由电路，尤其是能够被用作数字音频集线器的信号路由电路，用于将消费者设备(其中智能电话只是一个例子)中的多个信号源和信号目的地互连。

技术介绍

[0003]已知提供充当“音频集线器”的集成电路，它能够从模拟源和数字源接收若干信号，将模拟信号转换成数字信号，然后在数字域中组合或处理该信号，以生成输出信号。如果要求，则该输出信号可以被音频集线器转换成模拟信号，以被施加至模拟换能器(诸如耳机(headphone)或扬声器(speaker))。这样的数字音频集线器设备可以被纳入消费者设备(诸如智能电话或类似物)，从而允许接收到的信号被以预定方式处理。
[0004]期望的是，允许该“音频集线器”集成电路的消费者使用它来以灵活方式将消费者设备内的若干不同信号处理部件互连，而不受限于特定外部设备或特定处理路径。

技术实现思路

[0005]根据本专利技术的一方面，提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：
[0006]混合器，所述混合器包括乘累加器，所述乘累加器包括乘累加器输入和乘累加器输出；
[0007]至少第一源数据缓冲器和第二源数据缓冲器(A1/A2和B1/B2)，每个相应地可配置为重复地接收相应的至少第一音频数据样本和第二音频数据样本(A和B)，并且重复地存储所述相应的至少第一音频数据样本和第二音频数据样本；
[0008]至少第一目的地数据缓冲器(Z1/Z2)，可配置为重复地存储相应的至少第三音频数据样本，并且重复地发送所述至少第三音频数据样本(Z)；
[0009]所述混合构件可配置为通过以下方式重复地建立至少一个信号路径：
[0010]在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；
[0011]将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；
[0012]在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；
[0013]将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；
[0014]在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；
[0015]将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；
[0016]在所述下一个周期(T2)内临时存储所述第一部分总和；
[0017]在所述下一个周期(T2)内取得所述所存储的至少一个第二音频数据样本；
[0018]将该第二音频数据样本或每个第二音频数据样本乘以相应的第二乘法系数，由此在所述下一个周期(T2)内生成至少一个相应的第二部分总和；
[0019]将所述第一部分总和与所述至少一个第二部分总和相加，以在所述下一个周期(T2)内生成第三音频数据样本；以及
[0020]将所述第三音频数据样本存储在数据目的地缓冲器(Z1/Z2)中长达所述下一个周期(T2)的剩余部分以及长达接下来的下一个周期(T3)的持续时间。
[0021]根据本专利技术的集成电路，还包括至少一个输入，该至少一个输入具有与之关联的源数据缓冲器。
[0022]根据本专利技术的集成电路，还包括至少一个输出，该至少一个输出具有与之关联的目的地数据缓冲器。
[0023]根据本专利技术的集成电路，还包括至少一个信号处理块，该至少一个信号处理块具有与之关联的源数据缓冲器和目的地数据缓冲器。
[0024]根据本专利技术的集成电路，包括至少一个完全可编程的信号处理块。
[0025]根据本专利技术的集成电路，包括至少一个部分可编程的信号处理块。
[0026]根据本专利技术的集成电路，包括用于执行一个特定功能的至少一个信号处理块，该至少一个信号处理块具有至少一个可控制的参数。
[0027]根据本专利技术的集成电路，还包括：
[0028]源选择器，包括至少第一源选择器输入和第二源选择器输入，以及一个源选择器输出，所述至少第一源选择器输入和第二源选择器输入被连接到相应的至少第一源数据缓冲器和第二源数据缓冲器，并且所述源选择器输出被连接到所述乘累加器输入，所述源选择器可配置为重复地将所述至少第一源数据缓冲器和第二源数据缓冲器中的任何一个耦合到所述源选择器输出；以及
[0029]目的地选择器，包括一目的地选择器输入以及至少一个目的地选择器输出，所述目的地选择器输入被连接到所述乘累加器输出，并且所述至少一个目的地选择器输出被连接到相应的所述至少一个目的地数据缓冲器，所述目的地选择器可配置为重复地将所述目的地选择器输入耦合到所述至少第一目的地数据缓冲器。
[0030]根据本专利技术的集成电路，还包括控制器，该控制器用于限定该信号路径或每个信号路径的第一数据源缓冲器和第二数据源缓冲器以及数据目的地缓冲器。
[0031]根据本专利技术的集成电路，其中该控制器被配置为限定该信号路径或每个信号路径的第一乘法系数和第二乘法系数。
[0032]根据本专利技术的集成电路，其中该混合构件可配置为建立多个所述信号路径。
[0033]根据本专利技术的集成电路，其中该混合构件可配置为建立具有不同的相应采样时钟周期的多个所述信号路径。
[0034]根据本专利技术的集成电路，其中该混合器包括在乘累加器输入与乘累加器输出之间
的旁路路径。
[0035]根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的一相应的子组。
[0036]根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到所述源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的任何一个。
[0037]根据本专利技术的另一方面，提供了一种电子设备，包括上面所述的集成电路。
[0038]根据本专利技术的另一方面，提供了一种通信设备，包括上面所述的集成电路。
[0039]根据本专利技术的另一方面，提供了一种处理音频数据样本流的方法，所述方法包括重复地执行如下步骤：
[0040]在一个采样时钟(S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：数字混合核，该数字混合核包括多个信号源和信号目的地；以及至少一个混合器，该信号源和该信号目的地能够在时分复用的基础上连接到该至少一个混合器以建立信号路径，其中每个信号目的地要求处于相应的预定采样率的数据，其中该混合器或每个混合器以一个时钟频率运行；并且其中：在此：m
j
是以第j个混合器时钟频率运行的混合器的数目，C
R,j
是在使用的第j个混合器时钟频率，S
R,i
是该系统中在使用的第i个采样率，N
s,i
是提供处于第i个采样率的数据的信号源的数目，并且N
d,i
是要求处于第i个采样率的数据的信号目的地的数目。2.根据权利要求1所述的集成电路，其中该混合器时钟频率或每个混合器时钟频率...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：思睿逻辑国际半导体有限公司，
类型：发明
国别省市：