混合式数据分割自动化校正的电路和方法技术

本发明专利技术公开了一种混合式数据分割自动化校正的电路和方法，包括：一数据分割器，将一模拟信号转换成一数字信号；一组电流泵，提供可变动的电流源；一微处理器，控制及调整电流泵电源值的大小；一数字累加器，根据数据分割器的输出结果进行数值的加、减；一数字信号处理器，读取该数字累加器内部数值加以平均处理，以获得一参数值。藉由上述结构，结合模拟及数字电路的混合式数据分割器，撷取二者的优点且降低二者各自缺点，实现较佳且正确的光盘片数据读取。

【技术实现步骤摘要】

本专利技术涉及一种，特别是一种结合模拟及数字电路的混合式数据分割器，撷取二者的优点且降低二者各自缺点，并读取较佳且正确的光盘片数据。
技术介绍
电子产品的发展极为快速，尤其计算机的外围装置更是如此，现在的计算机数据皆极为庞大，一般的储存媒体除了硬盘以外，皆显得不敷使用，现在的计算机使用者为了备份计算机数据，几乎皆采取DVD或VCD烧录器来进行数据备份，其单片光盘(VCD格式及DVD格式)的容量，可从700M Byte至4.7GByte之间，方可符合大量备计算机数据的需求。目前使用者选购市售烧录机时，除了烧录速度是重要考虑之外，且烧录机所应用的烧录程序亦极为重要地，其如何一方面保持其最快及最佳的烧录速度的外，烧录稳定性及其烧录盘片的品质更是马虎不得，否则将会造被烧录的光盘片损坏的情事，因此如何兼顾烧录盘片的速度及烧录盘片的品质，成为从事此行业者极欲解决的问题。请参阅图1所示的传统模拟数据分割器的电路方块示意图，其中传统的光驱数据读取模式是，光盘片所记载的数据经由光驱或烧录器(包括VCD、DVD格式)，从读写头、光电转换(OE IC)及前级放大器处理过后，便产生一模拟信号(RF)，该RF信号经由一数据分割器(Data Slicer)执行数据分割后，该模拟信号便形成一数字信号(SLRF)，该数字信号即为被计算机所读取的信号。而数据分割器主要包括有两大组件一为比较器(Comparator)，另一为低通滤波器(LPF)，比较器的一输入端连接该RF信号，而另一输入端则连接于一比较准位信号(DSSLV)，而比较器的输出端则为一SLRF数字信号，而该低通滤波器则连接于输比较准位信号(DSSLV)的输入端与SLRF数字信号的输出端之间。上述的结构的缺失为一般于处理SLRF的中心准位(电平)为配合模拟设计电路，但于IC制造的过程中，因为制程上微小的误差，便会造成信号飘移的现象，且SLRF的中心准位与数据分割器之间产生有不协调(Mismatch)的问题，而降低了数据分割器的效能。再者，于美国专利US 5,974,088中，揭露一种纯粹以数字手段的数据分割器，该比较器的输出电路，经由一数字累加器(DSV)、一数字滤波器(DigitalFilter)及一数字/模拟转换器(DAC)...等装置处理后，以产生一比较准位信号，但该电路的架构却具有反应频宽不够快问题。数据分割器如上述所言，单纯利用模拟电路设计时，会产生制程飘移的问题；相对地，单纯使用数字方式时，会具有反应频宽不够快速的问题。为了解决传统二种数据分割器所产生的问题，本专利技术提出了一种折衷的结构及处理信号的方法，结合模拟及数字电路的混合式数据分割器，撷取二者的优点且降低二者各自的缺点，实现较佳且正确的光盘片数据读取。
技术实现思路
本专利技术的目的是提供一种，于模拟电路上增加电流微调的设定功能，并结合一数字电路以执行累加器的功能，再经由一数字信号处理器(Digital Signal Processor，DSP)进行累加值过度区的修正处理，以建立起一种自动校正的机制，同时结合模拟及数字电路的混合式数据分割器，撷取二者的优点且降低二者各自缺点，实现较佳且正确的光盘片数据读取。本专利技术的混合式数据切割自动化校正的电路包括一数据分割器，将一模拟信号转换成一数字信号；一组电流泵，提供可变动的电流源；一微处理器，控制及调整电流泵电源值的大小；一数字累加器，根据数据分割器的输出结果进行数值的加、减；以及一数字信号处理器，读取该数字累加器内部数值并加以平均处理，以获得一参数值。其中，该数据分割器还包括有一比较器及一低通滤波器。其中，该组电流泵内包括有一上升电流泵及一下降电流泵。为进一步理解本专利技术，下面结合附图以具体实例对本专利技术进行详细说明。附图说明图1是传统模拟数据分割器的电路方块示意图；图2是本专利技术的数字累加器与SLRF信号之间相对应的关系图；图3是本专利技术的数据分割器自动校正器的电路方块示意图；图4是本专利技术的数据分割器自动校正的流程方块图。附图标记说明11比较器；12低通滤波器；21比较器；22低通滤波器；23电流泵；231上升电流泵；232下降电流泵；24数字累加器；25数字信号处理器；26微处理器；27正闸；28非门；31开启一服务器；32清除数字累加器数据后执行计数工作；33数字处理读取数字累加器的数值后再取得该数值的平均值；34数字累加器闩锁是否小于参考电压的正值；35数字累加器闩锁是否大于参考电压的负值；36增加上升电流泵的电流；37增加下降电流泵的电流；38结束。具体实施例方式数据分割器当单纯利用模拟电路设计时，会产生制程飘移的问题；相对地，单纯使用数字方式时，会具有反应频宽不够快速的问题。为了解决传统二种数据分割器所产生的问题，本专利技术提出了一种折衷的结构及处理信号的方法，结合模拟及数字电路的混合式数据分割器，撷取二者的优点且降低二者各自的缺点，实现较佳且正确的光盘片数据读取。请参阅图2所示的本专利技术的数字累加器与SLRF信号之间相对应的关系图，当输入一脉波信号CLK，相对地比较器的输出端SLRF亦输出对应的波形，而当SLRF为HIGH时，其数字累加器(DSV)值即会递减1；相对地，当SLRF为SLOW时，其数字累加器(DSV)值即会累加1，而于理想状态下，数字累加器的数值应接近于零。请参阅图3所示的本专利技术的数据分割器自动校正器的电路方块示意图，其中模拟电路包括有一比较器21及一低通滤波器22二组件，其亦为本领域公知技术所提及的数据分割器的架构，再于低通滤波器22的一端连接有一组电流泵23，该组电流泵23内包括有一上升电流泵(Up Current Pump)231及一下降电流泵(Down Current Pump)232；再于该比较器21的输出端连接有一数字累加器(Digital Sum Value Counter，DSV Counter)24，且该输出端还延伸一正闸27及一非门28信号与该组电流泵23相互连接；数字累加器24且与一数字信号处理器(Digital Signal Processor，DSP)25相连接，而数字信号处理器25又与一微处理器(Mirco Processor)26做一连接，且该数字信号处理器25传送一数字累加器闩锁信号(DSV_latch)给予该微处理器(Mirco Processor)26，而该微处理器26再根据数字累加器闩锁信号(DSV_latch)的数值，而进行连接控制及调整电流泵23电源值的大小，而该微处理器26延伸有二控制信号线，分别为ITUNEUP、ITUNEDN，其中该ITUNEUP信号线控制上升电流泵(Up CurrentPump)231；而ITUNEDN信号线控制下降电流泵(Down Current Pump)232。请同时参阅图4所示的方块流程图，即可了解图3的电路架构的执行动作程序，其中包括下列步骤开启一服务器31；清除数字累加器数据后执行计数工作32；数字处理读取数字累加器的数值后再取得该数值的平均值33，若其参数值未落在于(-TH，TH)之间，即表示模拟数据分割器所产生信号具有飘移现象，因此必须调整电流泵23的电流值大小，而其调整的参考因素如步骤34、35所述；判断数字累加器闩锁(DSV_latch)是否小于参考电压的正值3本文档来自技高网...

【技术保护点】
一种混合式数据切割自动化校正的电路，包括：一数据分割器，将一模拟信号转换成一数字信号；一组电流泵，提供可变动的电流源；一微处理器，控制及调整电流泵电源值的大小；一数字累加器，根据数据分割器的输出结果进行数值的 加、减操作；以及一数字信号处理器，读取该数字累加器内部数值并进行平均处理，以获得一参数值。

【技术特征摘要】
1.一种混合式数据切割自动化校正的电路，包括一数据分割器，将一模拟信号转换成一数字信号；一组电流泵，提供可变动的电流源；一微处理器，控制及调整电流泵电源值的大小；一数字累加器，根据数据分割器的输出结果进行数值的加、减操作；以及一数字信号处理器，读取该数字累加器内部数值并进行平均处理，以获得一参数值。2.如权利要求1所述的混合式数据分割自动化校正的电路，其中该数据切割器还包括有一比较器及一低通滤波器。3.如权利要求2所述的混合式数据分割自动化校正的电路，其中该数据分割器与数字累加器之间引出一正闸及一非门信号与该组电流泵相互连接。4.如权利要求1所述的混合式数据分割自动化校正的电路，其中该组电流泵内系包括有一上升电流泵及一下降电流泵。5.如权利要求4所述的混合式数据分割自动化校正的电路，其中该微处理器引出二控制信号线，分别为ITUNEUP、ITUNEDN，其中该ITUNEUP信号线控制上升电流泵(Up Current Pump)；而ITUNEDN信号线控制下降电流泵(Down Current Pump)。6.一...

【专利技术属性】
技术研发人员：吴振堂，吴维中，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]