一种双向异步同步先进先出适配器制造技术

本发明专利技术公开了一种双向异步同步先进先出适配器。适配器用于连接异步时钟芯片和同步时钟芯片，适配器包括主模块、或门、与门等，各个主模块在适配器内并列布置，各个主模块的端口经或门、与门后分别与异步时钟芯片、同步时钟芯片连接，每个时刻只有一个主模块处于工作状态，各个主模块之间通过令牌端口串接，实现各个主模块依次工作；每个主模块包括四种不同功能的子模块和两个FIFO锁存器。本发明专利技术可从标准单元库合成，适配器模块的输入输出的大小和数据长度是可配置的，实现了神经形态类脑芯片和传统数字芯片的异构集成，从而实现了紧凑、高效和快速的设计。效和快速的设计。效和快速的设计。

【技术实现步骤摘要】
一种双向异步同步先进先出适配器


[0001]本专利技术提出了一种芯片间的适配器连接方案，尤其是提出了一种双向异步同步(A
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S)先进先出(FIFO)适配器。

技术介绍

[0002]人工智能的快速发展促进着神经形态类脑芯片的快速发展，这些芯片集成了神经生物学系统的各种功能，具有很高的能效。
[0003]目前，神经形态类脑芯片和传统数字芯片之间是以印刷电路板(PCB)方式集成的，与先进的异构集成技术相比有许多缺点。神经形态类脑芯片与传统数字芯片例如ASIC芯片(Application Specific Integrated Circuit，特定用途集成电路)之间通过外部输入/输出接口模块(如通用串行USB接口)，来实现和主机或其他芯片之间的通信。
[0004]而应用异构集成技术可以带来更多特性，可以将多个模块化芯片集成到单个封装或者硅片上，获得高性能的片上互连，从而提高性能和优化功耗。基于插入器(interposer)的芯片设计允许分块设计的异构集成，即每个块在不同的技术和工艺环境下分别设计，并通过插入器与其他块集成。
[0005]神经形态类脑芯片本质上是异步的。这与传统的数字同步电路不同，电子设计自动化(EDA，Electronic Design Automation)工具并不能很好地支持异步电路的综合和布局。这对设计混合异步同步电路系统，如神经形态类脑芯片与传统数字芯片的异构集成系统提出了很大的挑战。

技术实现思路

[0006]为了实现目标检测、语音控制、目标跟踪、避障和平衡控制等实时任务，神经形态类脑芯片与传统数字芯片，例如特定应用的集成电路(ASIC，Application Specific Integrated Circuit)芯片的集成是必然的。与传统的时间同步芯片相比，神经形态类脑芯片本质上是异步的。在这里，本专利技术提出了一个双向的异步
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同步(A
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S，Asynchronous to Synchronous)先进先出(FIFO,Fist In Fist Out)适配器模块，用于神经形态类脑芯片和传统数字芯片之间的接口。
[0007]本专利技术设计采用先进先出(FIFO)电路来设计异步电路(神经形态类脑芯片)和同步电路(传统数字芯片)之间的双向适配器，可以帮助神经形态类脑芯片和传统数字芯片实现异构集成结构。因此，将被用于所有的神经形态类脑计算和人工智能应用中。
[0008]本专利技术所采用的技术方案是：
[0009]所述的适配器用于连接异步时钟芯片和同步时钟芯片；本专利技术用于连接神经形态类脑芯片和传统数字芯片，实现两种芯片的连接。神经形态类脑芯片是模拟生物大闹，以实现神经元工作机制为基础的新型异步时钟芯片；而传统数字芯片是以主要以数字电路设计为基础，CMOS工艺实现的同步时钟芯片。
[0010]所述的适配器主要由多个主模块、或门、与门等门电路组成，各个主模块在适配器
内并列布置，各个主模块的端口经或门、与门后分别与异步时钟芯片、同步时钟芯片连接，每个时刻只有一个主模块处于工作状态，各个主模块之间通过令牌端口串接，实现各个主模块依次工作。
[0011]在异步侧：
[0012]各个主模块的异步侧数据传输输入端口spk_data_in均共同连接到一起作为适配器的异步侧数据传输输入端口spk_data_in并连接到异步时钟芯片，各个主模块的异步侧数据传输输出端口spk_data_out分别连接到第二或门的各个输入端，第二或门的输出端作为适配器的异步侧数据传输输入端口spk_data_out并连接到异步时钟芯片；各个主模块的脉冲确认输出信号端口ack_spk_out分别连接到第一或门的各个输入端，第一或门的输出端作为适配器的脉冲确认输出信号端口ack_spk_out并连接到异步时钟芯片；各个主模块的脉冲请求输入信号端口req_spk_in均连接到一起作为适配器的脉冲请求输入信号端口req_spk_in并连接到异步时钟芯片；
[0013]在同步侧：
[0014]各个主模块的同步侧数据传输输入端口syn_data_in均共同连接到一起作为适配器的同步侧数据传输输入端口syn_data_in并连接到同步时钟芯片，各个主模块的同步侧数据传输输出端口syn_data_out分别连接到第三或门的各个输入端，第三或门的输出端作为适配器的同步侧数据传输输入端口syn_data_out并连接到同步时钟芯片；各个主模块的时钟信号端口clk均连接到共同连接到一起作为适配器的时钟信号端口clk并连接到同步时钟芯片；各个主模块的同步系统使能输入信号端口enb_syn_in均共同连接到第四或门后再连接到第一与门的输出端，第一与门的两个输入端分别连接第四或门的输出端和适配器的同步侧请求输入信号req_syn_in；各个主模块的同步侧读写使能信号端口write_read_enb分别连接到第四或门的各个输入端，第四或门的输出端作为适配器的有效数据信号data_v并连接到同步时钟芯片；
[0015]各个主模块设有异步侧输入方令牌输入端口spk_put_token_in、异步侧输出方令牌输入端口spk_get_token_in、异步侧令牌交换输出端口spk_token_out、同步侧输入方令牌输入端口syn_put_token_in、同步侧输出方令牌输入端口syn_get_token_in、同步侧令牌交换输出端口syn_token_out的多个令牌端口；各个主模块之间通过令牌端口循环连接形成闭环，相邻两个主模块中，当前主模块的异步侧令牌交换输出端口spk_token_out分别和下一个主模块的异步侧输入方令牌输入端口spk_put_token_in、异步侧输出方令牌输入端口spk_get_token_in连接，当前主模块的同步侧令牌交换输出端口syn_token_out分别和下一个主模块的同步侧输入方令牌输入端口syn_put_token_in、同步侧输出方令牌输入端口syn_get_token_in连接。
[0016]每个主模块主要由四种不同功能的子模块和两个FIFO锁存器构成，四种子模块分别为异步接口模块、同步接口模块、异步到同步满
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空控制模块和同步到异步满
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空控制模块，两个FIFO锁存器分别为异步到同步FIFO锁存器和同步到异步FIFO锁存器；
[0017]异步到同步FIFO锁存器：异步到同步FIFO锁存器的缓存输入端和主模块的异步侧数据传输输入端口spk_data_in连接，缓存输出端连接到第二与门的一个输入端，第二与门的另一个输入端和主模块的同步侧输出方令牌输入端口syn_get_token_in连接，第二与门的输出端和主模块的同步侧数据传输输出端口syn_data_out连接，异步到同步FIFO锁存器
的时钟控制端和异步接口模块的读写信号输出端连接；
[0018]同步到异步FIFO锁存器：同步到异步FIFO锁存器的缓存输入端和主模块的同步侧数据传输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双向异步同步先进先出适配器，其特征在于：所述的适配器用于连接异步时钟芯片和同步时钟芯片；所述的适配器主要由多个主模块、或门、与门等门电路组成，各个主模块在适配器内并列布置，各个主模块的端口经或门、与门后分别与异步时钟芯片、同步时钟芯片连接，每个时刻只有一个主模块处于工作状态，各个主模块之间通过令牌端口串接，实现各个主模块依次工作。2.根据权利要求1所述的一种双向异步同步先进先出适配器，其特征在于：在异步侧：各个主模块的异步侧数据传输输入端口spk_data_in均共同连接到一起作为适配器的异步侧数据传输输入端口spk_data_in并连接到异步时钟芯片，各个主模块的异步侧数据传输输出端口spk_data_out分别连接到第二或门的各个输入端，第二或门的输出端作为适配器的异步侧数据传输输入端口spk_data_out并连接到异步时钟芯片；各个主模块的脉冲确认输出信号端口ack_spk_out分别连接到第一或门的各个输入端，第一或门的输出端作为适配器的脉冲确认输出信号端口ack_spk_out并连接到异步时钟芯片；各个主模块的脉冲请求输入信号端口req_spk_in均连接到一起作为适配器的脉冲请求输入信号端口req_spk_in并连接到异步时钟芯片；在同步侧：各个主模块的同步侧数据传输输入端口syn_data_in均共同连接到一起作为适配器的同步侧数据传输输入端口syn_data_in并连接到同步时钟芯片，各个主模块的同步侧数据传输输出端口syn_data_out分别连接到第三或门的各个输入端，第三或门的输出端作为适配器的同步侧数据传输输入端口syn_data_out并连接到同步时钟芯片；各个主模块的时钟信号端口clk均连接到共同连接到一起作为适配器的时钟信号端口clk并连接到同步时钟芯片；各个主模块的同步系统使能输入信号端口enb_syn_in均共同连接到第四或门后再连接到第一与门的输出端，第一与门的两个输入端分别连接第四或门的输出端和适配器的同步侧请求输入信号req_syn_in；各个主模块的同步侧读写使能信号端口write_read_enb分别连接到第四或门的各个输入端，第四或门的输出端作为适配器的有效数据信号data_v并连接到同步时钟芯片；各个主模块设有异步侧输入方令牌输入端口spk_put_token_in、异步侧输出方令牌输入端口spk_get_token_in、异步侧令牌交换输出端口spk_token_out、同步侧输入方令牌输入端口syn_put_token_in、同步侧输出方令牌输入端口syn_get_token_in、同步侧令牌交换输出端口syn_token_out的多个令牌端口；各个主模块之间通过令牌端口循环连接形成闭环，相邻两个主模块中，当前主模块的异步侧令牌交换输出端口spk_token_out分别和下一个主模块的异步侧输入方令牌输入端口spk_put_token_in、异步侧输出方令牌输入端口spk_get_token_in连接，当前主模块的同步侧令牌交换输出端口syn_token_out分别和下一个主模块的同步侧输入方令牌输入端口syn_put_token_in、同步侧输出方令牌输入端口syn_get_token_in连接。3.根据权利要求1所述的一种双向异步同步先进先出适配器，其特征在于：每个主模块主要由四种不同功能的子模块和两个FIFO锁存器(5)构成，四种子模块分别为异步接口模块(1)、同步接口模块(2)、异步到同步满
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空控制模块(3)和同步到异步满
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空控制模块(4)，两个FIFO锁存器(5)分别为异步到同步FIFO锁存器(5)和同步到异步FIFO
锁存器(5)；异步到同步FIFO锁存器(5)：异步到同步FIFO锁存器(5)的缓存输入端和主模块的异步侧数据传输输入端口spk_data_in连接，缓存输出端连接到第二与门的一个输入端，第二与门的另一个输入端和主模块的同步侧输出方令牌输入端口syn_get_token_in连接，第二与门的输出端和主模块的同步侧数据传输输出端口syn_data_out连接，异步到同步FIFO锁存器(5)的时钟控制端和异步接口模块(1)的读写信号输出端连接；同步到异步FIFO锁存器(5)：同步到异步FIFO锁存器(5)的缓存输入端和主模块的同步侧数据传输输入端口syn_data_in连接，缓存输出端连接到第三与门的一个输入端，第三与门的另一个输入端和主模块的异步侧输出方令牌输入端口spk_get_token_in连接，第三与门的输出端和主模块的异步侧数据传输输出端口spk_data_out连接，同步到异步FIFO锁存器(5)的时钟控制端和同步接口模块(2)的读写信号输出端连接；异步接口模块(1)的读写使能输出端口和主模块的脉冲确认输出信号端口ack_spk_out连接，异步接口模块(1)的脉冲请求输入端口和主模块的脉冲请求输入信号端口req_spk_in连接；异步接口模块(1)的满空信号输入端分别和异步到同步满
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空控制模块(3)、同步到异步满
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空控制模块(4)的满空信号输出端连接，异步接口模块(1)的读写信号输出端分别和异步到同步满
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空控制模块(3)、同步到异步满
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空控制模块(4)的读写信号反馈端连接；异步接口模块(1)的令牌输入端口分别和主模块的异步侧输入方令牌输入端口spk_put_token_in、异步侧输出方令牌输入端口spk_get_token_in连接，异步接口模块(1)的令牌输出端口和主模块的异步侧令牌交换输出端口spk_token_out连接；同步接口模块(2)的读写使能输出端口和主模块的同步系统读写信号端口write_read_enb连接，同步接口模块(2)的同步系统使能输入端口和主模块的同步系统使能输入信号端口enb_syn_in连接；同步接口模块(2)的满空信号输入端分别和异步到同步满
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空控制模块(3)、同步到异步满
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空控制模块(4)的满空信号输出端连接，同步接口模块(2)的读写信号输出端分别和异步到同步满
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空控制模块(3)、同步到异步满
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空控制模块(4)的读写信号反馈端连接；同步接口模块(2)的令牌输入端口分别和主模块的同步侧输入方令牌输入端口syn_put_token_in、同步侧输出方令牌输入端口syn_get_token_in连接，同步接口模块(2)的令牌输出端口和主模块的同步侧令牌交换输出端口syn_token_out连接。4.根据权利要求3所述的一种双向异步同步先进先出适配器，其特征在于：所述的同步接口模块(2)，异步到同步满
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空控制模块(3)和同步到异步满
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空控制模块(4)均设有时钟输入端口，同步接口模块(2)，异步到同步满
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空控制模块(3)和同步到异步满
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空控制模块(4)的时钟输入端口均和主模块的时钟信号端口clk的连接。5.根据权利要求1所述的一种双向异步同步先进先出适配器，其特征在于：所述的异步接口模块(1)包括异步D触发器和两个异步与门，异步与门的第一个输入端以及异步D触发器的缓存输入端均与异步接口模块(1)的令牌输入端口连接，异步与门的第二个输入端和异步接口模块(1)的满空信号输入端连接，异步与门的第三个输入端分别和异步接口模块(1)的同步系统使能输入端口、异步D触发器的时钟信号端连接，异步与门的输出端分别和异步接口模块(1)的读写使能输出端口和读写信号输出端连接，异步D触发器的缓存输出端和异步接口模块(1)的令牌输出端口连接；所述的同步接口模块(2)包括同步D触发器和两个同步与门，第一同步与门和第二同步
与门的一个输入端以及同步D触发器的缓存输入端均与同步接口模块(2)的令牌输入端口连接，第二同步与门的另一个输入端和同步接口模块(2)的满空信号输入端连接，第二同步与门的输出端和同步接口模块(2)的读写使能输出端口连接，第一同步与门的另一个输入端和同步接口模块(2)的同步...

【专利技术属性】
技术研发人员：李尔平，马楠，陈泉坤，
申请(专利权)人：浙江大学，
类型：发明
国别省市：