薄膜磁头和制造过程制造技术

本发明专利技术涉及薄膜磁头和制造过程。要解决的技术问题在于防止在磁道部分或带高度部分的形成期间的短路故障和改进生产率。根据本发明专利技术的技术方案，首先形成带高度方向，并且然后形成磁道宽度方向。具有光滑成形壁表面的第三绝缘膜１０在带高度形成期间形成在第一绝缘膜８上。在第三绝缘膜１０的形成期间，优化剥离图案用来使边缘形状光滑。

【技术实现步骤摘要】

本专利技术涉及一种用于磁盘存储的薄膜磁头。更具体地说，本专利技术涉及一种用于读的薄膜磁头。
技术介绍
按照HDD的高记录密度的趋势，较窄磁道宽度和窄间隙长度需要安装薄膜磁头，并且允许高灵敏度。通常，薄膜磁头使用写入头和读出头的组合。目前，读出头的主流是使用GMR效应的GMR头。GMR头是把电信号供给到与膜表面平行的传感器膜的CIP(电流在平面内)头。对于进一步改进记录密度的需要促进被认为有利于实现高输出以及窄磁道宽度和窄间隙长度的TMR(隧道磁阻效应)和CPP-GMR(电流垂直于平面-巨磁阻效应)头的发展。不像传统GMR头，TMR头和CPP-GMR头不是应用与膜表面平行的感应电流的CIP型头，而是应用与膜表面垂直的感应电流的CPP型头。JP-A No.198000/2003描述了是CPP型头的CPP-GMR。根据这个公报，凸起下部引线与传感器膜进行接触。上部引线构造成使用比下部引线所需要的更小的用于与传感器膜相接触的宽度，从而改进对准边缘(alignment margin)并形成小接触部分。JP-A No.298144/2003描述了具有与在JP-A No.198000/2003中描述的相类似的凸起下部引线的头。该头使用平坦凸起部分，并且使得有可能制造均匀传感器膜，从而改进特性。JP-A No.11449/2005提出变薄在传感器侧处布置的磁畴控制膜和减小屏蔽间隙。变窄在传感器的侧部处的屏蔽间隙的目标在于减小侧读出。JP-A No.178656/2004为了减小侧读出的类似目的公开了具有侧屏蔽的结构。JP-A No.332649/2003的目标在于传感器膜的磁稳定性和侧读出的减少。JP-A No.44490/2005考虑钉扎层的磁性稳定性并且提出形成钉扎层，从而其在带高度(stripe-height)方向上的尺寸变得比磁道宽度的尺寸大。CPP型头使用上部和下部屏蔽作为磁性屏蔽，并且也使用它们作为电极。绝缘膜布置在传感器膜的壁表面上。电极布置在传感器膜表面的上方和下面。电流垂直于膜表面地施加。根据制造过程，首先形成磁道宽度，并且然后形成带高度(stripe-height)。这同样应用于JP-ANo.11449/2005和JP-A No.44490/2005。参照图1和2，以下描述了传统CPP型头的制造过程的例子。(1-1)首先，在下部屏蔽1上形成诸如TMR膜之类的传感器膜3。图(1-1a)是沿在平面图(1-1b)中的ABS线得到的横断面图。这同样适用于以后的图。(1-2)然后形成磁道形成抗蚀剂掩模4以便形成磁道。磁道形成抗蚀剂掩模4具有用于磁道形成的蚀刻区域41的开口。(1-3)使用磁道形成抗蚀剂掩模4作为蚀刻掩模，以蚀刻用于磁道形成的蚀刻区域41的传感器膜3。为了确保传感器壁表面的绝缘，形成起到磁畴控制膜作用的第二绝缘膜5和磁性膜6。然后，执行剥离过程，以除去第二绝缘膜5和磁性膜(磁畴控制膜)6的多余部分。结果，只有用于磁道形成的蚀刻区域41包含第二绝缘膜5和磁性膜(磁畴控制膜)6。第二绝缘膜5确保在磁道附近的绝缘。(1-4)形成带高度(stripe-height)形成抗蚀剂掩模7，以规定传感器膜3的带高度(stripe-height)方向。(2-1)使用带高度形成抗蚀剂掩模7作为蚀刻掩模，以蚀刻传感器膜3。也同时蚀刻第二绝缘膜5和磁性膜(磁畴控制膜)6。在这时，对于第二绝缘膜5和磁性膜(磁畴控制膜)6形成蚀刻边缘A。(2-2)利用所提供的带高度形成抗蚀剂掩模7，形成和剥离第一绝缘膜8，以便仅在带高度形成抗蚀剂掩模7的蚀刻部分处留下第一绝缘膜8。(2-3)形成上部屏蔽11。在将来，不仅必须改进读出密度，而且也必须增大信号频率。最终较窄间隙长度可能减小在作为电极的上部和下部屏蔽之间的距离，以增大在作为电极的上部和下部屏蔽之间的静电容量。不仅距离、而且电极面积也影响静电容量。增大电极面积增加静电容量。增加静电容量可能降低高频特性。不像CIP头，CPP型头使用用于上部和下部屏蔽的电极。问题变得更严重。为了避免这个问题，JP-A No.178656/2004描述了在用于磁道形成部分的绝缘膜(等效于在图1中的第二绝缘膜5)上形成另一个绝缘膜(间隙层)的例子。已知的是，用来形成绝缘膜的制造过程使用剥离过程和蚀刻过程。这样的制造过程大大地影响生产率，并且在多种情况下是只凭经验的。例如，让我们考虑的形成用于CPP型头的如图4中所示的绝缘膜10的情形。图3显示使用用于用来形成绝缘膜10的制造过程的剥离过程的例子。类似于图1，图3显示平面图和剖视图。(3-1)显示了在磁道宽度方向和带高度方向上处理磁头之后的图。(3-2)为了形成第三绝缘膜10而形成抗蚀剂图案9。(3-3)在其上形成第三绝缘膜10。(3-4)执行剥离过程，以除去第三绝缘膜10和抗蚀剂图案9的多余部分。(3-5)形成上部屏蔽11，以完成磁头。剥离过程也用于公开的磁道形成抗蚀剂掩模图案形状。关于根据剥离过程的CPP型磁头结构的磁道形成，JP-A No.332649/2003公开了其剥离图案具有下切的屋檐形横截面。JP-A No.198000/2003 JP-A No.298144/2003[专利文件3]JP-A No.11449/2005[专利文件4]JP-A No.44490/2005[专利文件5]JP-A No.332649/2003[专利文件6]JP-A No.178656/2004
技术实现思路
CPP型头使用上部和下部屏蔽作为磁性屏蔽，并且也使用它们作为电极。绝缘膜布置在传感器膜的壁表面上。电极布置在传感器膜表面的上方和下面。电流垂直于膜表面地施加。垂直地施加电流可能在上部和下部引线之间产生多余电流路径，即短路等。这是一种致命缺陷。降低在上部和下部引线之间的绝缘电压增加了短路故障发生的可能性。结果，这导致生产率降低。最终较窄间隙长度倾向于进一步减小在屏蔽之间的距离。预期进一步增加导致短路和降低绝缘电压的可能性。当如参照图1和2提到的那样首先在磁道宽度方向上并且然后在带高度方向上制造磁头时，怀疑会有如下问题。在磁道宽度方向上处理磁头之后，形成绝缘膜和磁畴控制膜。然后，在带高度方向上处理磁头。在这种情况下，经常可以同时切削磁畴控制膜和绝缘膜。当来自下部屏蔽的再沉积沉积在绝缘膜上时，下部屏蔽和磁畴控制膜短路。结果，短路传播到在磁畴控制膜上的上部屏蔽。因此，下部屏蔽和上部屏蔽短路。这将参照图1和2更详细地描述。在(1-3)中，只有用于磁道形成的蚀刻区域41设有第二绝缘膜5和磁性膜(磁畴控制膜)6。通常，第二绝缘膜5在某些情况下非常薄，如10nm或更小，从而磁性膜(磁畴控制膜)6可有效地起作用。较薄的第二绝缘膜5确保磁道附近的绝缘。在(2-1)中，使用带高度形成抗蚀剂掩模7作为蚀刻掩模来蚀刻传感器膜3。第二绝缘膜5和磁性膜(磁畴控制膜)6被同时蚀刻。在这时，对于第二绝缘膜5和磁性膜(磁畴控制膜)6形成蚀刻边缘A。当来自下部屏蔽1的再沉积形成在第二绝缘膜5上时，下部屏蔽1和磁性膜(磁畴控制膜)6短路。短路的部分原因是与磁性膜(磁畴控制膜)6同时形成的第二绝缘膜5的非常小的厚度。当第二绝缘膜5变薄时，短路的可能性增加。膜的增厚可降低短路的可能性。然而，在这本文档来自技高网...

【技术保护点】
一种薄膜磁头，包括：传感器膜；一对上部屏蔽和下部屏蔽，用来在传感器膜的膜厚度方向上施加电流；一对第二绝缘膜，在磁道宽度方向上与传感器膜的两侧邻近地形成；一对磁性膜，在磁道宽度方向上形成在传感器膜的两侧处，并且 与第二绝缘膜邻近；第一绝缘膜，在传感器膜的磁道宽度方向上布置在第二绝缘膜的外部；及第三绝缘膜，布置在上部屏蔽与第一绝缘膜之间，其中，在空气支承表面上，第二绝缘膜在该对磁性膜的磁道方向上与两个壁表面邻近，并且第三绝缘膜 在磁道方向上布置在第二绝缘膜外部。

【技术特征摘要】
JP 2006-4-11 2006-1089581.一种薄膜磁头，包括传感器膜；一对上部屏蔽和下部屏蔽，用来在传感器膜的膜厚度方向上施加电流；一对第二绝缘膜，在磁道宽度方向上与传感器膜的两侧邻近地形成；一对磁性膜，在磁道宽度方向上形成在传感器膜的两侧处，并且与第二绝缘膜邻近；第一绝缘膜，在传感器膜的磁道宽度方向上布置在第二绝缘膜的外部；及第三绝缘膜，布置在上部屏蔽与第一绝缘膜之间，其中，在空气支承表面上，第二绝缘膜在该对磁性膜的磁道方向上与两个壁表面邻近，并且第三绝缘膜在磁道方向上布置在第二绝缘膜外部。2.根据权利要求1所述的薄膜磁头，其中，该对磁性膜是硬磁性膜。3.根据权利要求1所述的薄膜磁头，其中，该对磁性膜是软磁性膜。4.根据权利要求1所述的薄膜磁头，其中，在第二绝缘膜的外边缘与在空气支承表面上的下部屏蔽的表面之间形成90°或更小的角度。5.根据权利要求1所述的薄膜磁头，其中，所述第三绝缘膜在上部屏蔽侧处没有角部。6.一种薄膜磁头的制造过程，该薄膜磁头具有传感器膜、和用来在传感器膜的膜厚度方向上施加电流的一对上部屏蔽和下部屏蔽，该过程包括步骤在下部屏蔽上形成传感器膜；在传感器膜上形成用来限定传感器膜的带高度的抗蚀剂，并且使用该抗蚀剂作为掩模进行蚀刻，以处理传感器膜的带高...

【专利技术属性】
技术研发人员：芳田伸雄，渡边克朗，大津孝佳，
申请(专利权)人：日立环球储存科技荷兰有限公司，
类型：发明
国别省市：NL[荷兰]