一种连接多摄像头的方法技术

本发明专利技术提供本发明专利技术可通过单通道ISP模块连接并获取双摄/多摄数据，从而降低硬件成本，并为老旧设备升级支持双摄/多摄提供一种选择。具体地，本发明专利技术提供一种连接多摄像头的方法，所述方法包括以下步骤：S1，集成单通道ISP的CPU对外连接N个摄像头，且N个摄像头按先后顺序依次分别连接到FPGA的1至n通道上，其中N＝n，为大于等于2的自然数；S2，FPGA负责接收缓存N个摄像头采集到的图像数据；S3，图像数据按照N个摄像头的所述的先后顺序依次通过FPGA与ISP之间的通道发送到ISP；S4，ISP将接收到的图像数据发送给CPU处理。像数据发送给CPU处理。像数据发送给CPU处理。

【技术实现步骤摘要】
一种连接多摄像头的方法


[0001]本专利技术涉及图像摄取领域，特别涉及一种连接多摄像头的方法。

技术介绍

[0002]随着物联网以及人工智能的快速发展涌现出了各种各样的人工智能算法以及产品，其中便包括了对图形图像采集识别的应用，例如自动售卖机/无人超市中应用到的人脸识别付款功能，飞机场/火车站应用的人脸识别安检功能。这些应用全部依赖于人工智能对采集到的图像数据作分析，为了提高识别准确率/精度从最初的单摄提升到了后来的双摄头/三摄头(Camera)。
[0003]摄像头需要连接在ISP上，通常连接单摄头(如图1所示)/双摄头(如图2所示)/三摄头需要使用与其对应的单通道/双通道/三通道ISP，从而通过两个通道将双摄数据采集出来。
[0004]但现有技术的缺点在于：通常使用双通道/三通道ISP来连接双摄/三摄设备，但ISP通道越多所需要的硬件以及芯片成本往往也会越高。另外由于技术飞速发展最新设计的高端芯片中已集成了多通道ISP模块，但一些较为老旧的芯片往往内部集成的是单通道ISP，如想支持双摄只能使用集成多通道ISP的芯片重新设计硬件，这样就使得老旧设备支持双摄成为难题。
[0005]此外，现有技术中常用的技术术语如下：
[0006]ISP:ISP(Image Signal Processing)图像信号处理器。主要用来连接前端图像传感器(Camera)并对输出信号处理的单元，以匹配不同厂商的图象传感器。是被管道化的图像处理专用引擎可以高速处理图像信号。也搭载了为了实现Auto Exposure/Auto Focus/Auto White Balance评测的专用电路。往往目前大部分嵌入式CPU中已经集成了ISP模块。
[0007]FPGA：现场可编程门阵列；FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA以其内部逻辑可编程的特点可灵活应用在各个场景下。FPGA因其可编程的特点，内部逻辑/对外提供的硬件接口可自定义。
[0008]Channel：连接Camera与ISP的通道，简称通道。

技术实现思路

[0009]为了解决现有技术中的问题，本专利技术的目的在于：本专利技术可通过单通道ISP模块连接并获取双摄/多摄数据，从而降低硬件成本，并为老旧设备升级支持双摄/多摄提供一种选择。
[0010]具体地，本专利技术提供一种连接多摄像头的方法，所述方法包括以下步骤：
[0011]S1，集成单通道ISP的CPU对外连接N个摄像头，且N个摄像头按先后顺序依次分别连接到FPGA的1至n通道上，其中N＝n，为大于等于2的自然数；
[0012]S2，FPGA负责接收缓存N个摄像头采集到的图像数据；
[0013]S3，图像数据按照N个摄像头的所述的先后顺序依次通过FPGA与ISP之间的通道发送到ISP；
[0014]S4，ISP将接收到的图像数据发送给CPU处理。
[0015]所述的步骤S3中所述的FPGA与ISP之间的通道为通过FPGA与CPU内部ISP模块连接的单通道。
[0016]所述的FPGA在本方法中是接收多摄数据，且内部排序后通过对应通道发送至CPU端。
[0017]由此，本申请的优势在于：本专利技术的结构简单，只需要通过FPGA与双摄/多摄连接并接收缓存双/多摄数据；通过FPGA中单通道与CPU内部ISP模块连接并传输图像数据至CPU即可实现连接多摄像头的方法且能够保证数据的正常传输。
附图说明
[0018]此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，并不构成对本专利技术的限定。
[0019]图1是现有技术中单摄像头连接的示意图。
[0020]图2是现有技术中双摄像头连接的示意图。
[0021]图3是本专利技术方法的具体实施例的单通道连接双摄像头的示意图。
[0022]图4是本专利技术方法的具体实施例的单通道连接三摄像头的示意图。
[0023]图5是本专利技术方法的流程示意图。
具体实施方式
[0024]为了能够更清楚地理解本专利技术的
技术实现思路
及优点，现结合附图对本专利技术进行进一步的详细说明。
[0025]如图5所示，本专利技术涉及一种连接多摄像头的方法，所述方法包括以下步骤：
[0026]S1，集成单通道ISP的CPU对外连接N个摄像头，且N个摄像头按先后顺序依次分别连接到FPGA的1至n通道上，其中N＝n，为大于等于2的自然数；
[0027]S2，FPGA负责接收缓存N个摄像头采集到的图像数据；
[0028]S3，图像数据按照N个摄像头的所述的先后顺序依次通过FPGA与ISP之间的通道发送到ISP；
[0029]S4，ISP将接收到的图像数据发送给CPU处理。
[0030]所述的步骤S3还可以包括：将N个摄像头采集的图像数据按前后顺序拼接在一起进行发送。
[0031]所述的步骤S3中发送的图像数据在ISP单通道传输数据前被提前配置好将要接收的N个摄像头的图像数据格式参数，N为大于等于2的自然数，以便计算每秒钟数据吞吐量，其中，最终实际传输的每秒钟数据吞吐量＝每个摄像头的分辨率
×
N
×
帧数
×
图像格式每像素占用存储空间字节数。
[0032]所述的图像数据格式参数包括分辨率或像素数、帧率、图像格式。
[0033]所述的配置的要传输的图像数据格式必须与所传输图像数据格式一致。
[0034]所述的步骤S3中所述的FPGA与ISP之间的通道为通过FPGA与CPU内部ISP模块连接的单通道。
[0035]所述的FPGA在本方法中是接收多摄像头数据，且内部排序后通过对应通道发送至CPU端。
[0036]如图3、4所示，集成单通道ISP的CPU对外连接Camera只有一个硬件接口，故无法直接连接两个Camera或三个Camera，但可通过本专利技术连接方式实现对双摄/三摄像头的支持，具体实现方式如下：
[0037]1、两/三个Camera分别连接在FPGA的1、2或3个通道上；
[0038]2、FPGA负责接收缓存Camera1和Camera2或Camera3采集到的图像数据；
[0039]3、图像数据按照Camera1，Camera2(Camera3)的先后顺序依次通过FPGA的3通道(4通道)发送至CPU的ISP模块。
[0040]4、从而使CPU端可完整接收到双摄/三摄图像数据。
[0041]FPGA在本申请中扮演的角色类似于中转站(接收双摄/多摄像头数据，内部排序后通过对应通道发送至CPU端)。
[0042]以上所述仅为本专利技术的优选实施例而已，并不用于限制本专利技术，对于本领域的技术人本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种连接多摄像头的方法，其特征在于，所述方法包括以下步骤：S1，集成单通道ISP的CPU对外连接N个摄像头，且N个摄像头按先后顺序依次分别连接到FPGA的1至n通道上，其中N＝n，为大于等于2的自然数；S2，FPGA负责接收缓存N个摄像头采集到的图像数据；S3，图像数据按照N个摄像头的所述的先后顺序依次通过FPGA与ISP之间的通道发送到ISP；S4，ISP将接收到的图像数据发送给CPU处理。2.根据权利要求1所述的一种连接多摄像头的方法，其特征在于，所述的步骤S3还可以包括：将N个摄像头采集的图像数据按前后顺序拼接在一起进行发送。3.根据权利要求2所述的一种连接多摄像头的方法，其特征在于，所述的步骤S3中发送的图像数据在ISP单通道传输数据前被提前配置好将要接收的N个摄像头的图像数据格式参数，N为大于等于2的自然数，以便计算每秒...

【专利技术属性】
技术研发人员：赵佳康，
申请(专利权)人：北京君正集成电路股份有限公司，
类型：发明
国别省市：