数字信号处理器制造技术

一种用于进行滤波操作的数字信号处理器，所述处理器在时钟周期产生多个滤波结果，该处理器包括：　　　　第一乘／加元件，用于接收输入信号样值以及滤波器系数，并产生第一滤波结果；　　　　多个附加乘／加元件；以及　　　　控制元件，用于将所述多个附加乘／加元件置于滤波器模式，其中在所述滤波器模式中，所述附加乘／加元件接收所述输入信号样值的延迟形式，还接收所述滤波器系数，并产生多个附加滤波结果。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请是申请日为1995年2月13日申请号为第95190086.2号专利技术名称为“声码器特殊应用集成电路”的中国专利申请的分案申请。I.专利
本专利技术涉及话音处理。本专利技术尤其涉及一种在特殊应用集成电路(application specific integrated circuits，简称为ASIC)中实现声码器的新的、改进的方法和装置。II.相关技术的描述采用数字技术来传输声音已经相当普遍，特别是在长距离数字无线电话中应用更是普遍。若单单采用取样和数字化处理来传送话音，需要每秒64千比特(Kbps)的数据速率来获得普通模拟电话的语音质量。然而，如果采用话音分析，随后再进行恰当编码、传输，并在接收器处合成，就可以大大减小数据速率。在发射机处进行话音分析和编码，而在接收机处进行合成的装置称为声码器。近年来数字蜂窝电话标准和系统的发展大大刺激了对这些声码器的需要。对更有效地采用已有传输带宽并在接收机处更精确地再现源话音的先进声码器算法的要求增加了执行这些更复杂声码器算法所需的、具有更大运算能力的处理器的需要。声码器利用话音中的长时间和短时间冗余，需要进行大量数值运算。这些运算包括长序列卷积、矩阵求逆、长序列相关等。这些实时进行的、在话音传输中不引入不可承受的编译码延迟的运算需要强有力的计算资源。出现数字信号处理器(DSP)在能够进行声码器算法的实时实现方面是一个重要因素。DSP在进行声码器算法的公用算术运算中具有很高的效率。DSP的进展使其运算能力增加到每秒四千万条指令以上的速率。用作典型目的声码器算法是可变速率编码激励线性预测(variable rate codeexcited linear prediction，简称为CELP)算法。这种算法详见1993年1月14日申请的、申请号为08/004,484的共同待批的专利申请，其标题为“可变速率声码器(Variable Rate Vocoder)”该专利的申请权已转让给本专利技术的受让人。上述专利申请中的内容在此引述供参考。下表I是一个对单个20毫秒话音帧采用典型DSP来实施典型声码器算法的编码部分的运行时间轮廓。因为典型声码器算法的编码部分比起译码部分需要多得多的处理，所以表I中只详细列出了编码处理的详细情况。表I中涉及的DSP的时钟频率是40MHz。视运算不同，在一个或多个时钟周期内进行算术运算和其他运算。第一纵列代表典型声码算法的主要运算。第二纵列代表用典型的DSP来完成声码器算法的每一特定运算所需的时钟周期数。第三纵列代表该特定运算点所需的总处理的百分比。典型的声码器算法要求所有运算在20毫秒内进行才能实时实施该算法。这就对所选择的实施该算法的DSP提出一个要求，即DSP能够以所要求的、在20毫秒帧内完成所要求处理的时钟速率(或更高)进行运算。对表I所描述的典型DSP来说，这就将时钟数限制为800,000。表I 从表I可以看出，基音搜寻和码书搜寻在声码器算法的编码部分处理时间中占75％以上。因为大多数计算负荷集中在这两个搜寻算法内，所以设计进行声码处理的有效ASIC的主要目标在于减少进行这两种运算所需要的时钟周期数。本专利技术的方法和装置大大减少了进行这些搜寻运算所必须的指令周期数。本专利技术还提供了对声码器算法具有特定意义的进行更为有效的运算的优化方法和装置。本专利技术的方法和装置并非仅限于典型的声码处理运算，或者仅用来进行话音编码或译码。可以预计本方法和装置可以用于任何采用数字信号处理算法的系统(如回声消除器和信道均衡器)。专利技术概述本专利技术是一种用来实施声码器算法的新的改进的方法和装置。本文中描述的本专利技术典型实施例是一种在前述共同待批的专利申请中详述过的可变速率CELP算法的ASIC实现。本专利技术的特征同样适用于任何一种线性预测编码(LPC)算法。本专利技术引入了一种减少了的时钟周期数和降低了的功耗来实施声码器算法的优化结构。其最终的优化目标在于使功耗降低到最小。使实现该算法所需的时钟数减少与减少时钟速率一样直接和间接地降低功耗，也是一个人们所关心的问题。其直接效果是由于互补式金属氧化物半导体(CMOS)器件的功耗和时钟速率之间的关系。其间接效果在于CMOS器件中功耗和电压之间的平方律关系，以及通过降低时钟速率可降低电压的能力。声码器ASIC的效率是每一时钟周期所完成的处理量的量度。提高效率将减少完成该算法所需的时钟周期总数。提高声码器算法实施中的效率的第一种技术是一种专门DSP核心结构。该典型实施例的DSP核心通过提供三个随机存取存储器(RAM)元件来提高存储器吞吐量。三个RAM元件中的每一个有一个专门的存储地址发生单元。将存储器一分为三使得能够通过在一个周期中提供运算数、计算结果并存储结果来有效地执行诸如递归卷积之类的运算。取运算数、计算结果以及存储结果是通过流水线获取的，从而在3个周期中进行完整的一个结果的递归卷积，但每一周期产生一个新的结果。一分为三的存储器还减少了声码器算法中用于其他运算的时钟周期需求。递归卷积的有效执行在声码器算法中提供了最有效的节约。提高声码器算法实施中的效率的第二种技术是向DSP核心提供一个分立的从属处理器，称为最小化处理器，最小化处理器进行相关运算，计算均方误差(SME)，并在DSP核心提供给它的数据中寻找最小MSE。该最小化处理器与DSP核心一起分享运算量大的相关运算和最小化任务。最小化处理器配备有一个控制元件，该控制元件监督最小化处理器的运行，并在某些条件下能削减MSE最小化任务的运行。这些条件是那些由于数学约束继续搜寻无法提供一个低于当前最小MSE的MSE。削减MSE最小化任务的方法称为最小化处理器的节能模式。提供典型实施例中声码器算法实施的效率的第三种方法是提供有效进行块归一化的专门硬件。在声码器算法的计算中，需要在计算中保持可能的最高水平的精度。通过提供专用硬件，可以在声码器算法中与其他运算同时进行块归一化，减少实施声码器算法所需的指令周期数。图面说明在参照附图作了详细说明以后，本专利技术的特征、目的和优点将变得更为清楚。图中，相同的标号文字在所有图中的函意相同。附图说明图1是本专利技术装置的方框图；图2是本专利技术运行的功能描述；图3是本专利技术典型编码运行的流程图；图4a-d是一组不同速率下声码器位分配以及每一速率使用的基音和码书子帧数的图；图5a-d是本专利技术DSP核心典型实施例的方框图；图6a-b是本专利技术最小化处理器典型实施例的方框图；图7描述的是本专利技术的典型实施例中实施的基音搜寻运行；图8是本专利技术典型实施例的基音搜寻操作流程图；图9是本专利技术典型实施例中实施的码书搜寻操作；图10是本专利技术典型实施例的码书搜寻操作流程图；图11是本专利技术的典型实施例的声码处理运行中，使通信链路一端处的编码器和另一端处的译码器的滤波器存储器保持相同的编码器的译码器方框图；图12是本专利技术典型实施例的译码器方框图。最佳实施例的详细描述下面参照附图，图1和图5a-d中描述的DSP核心4是围绕三重分区的随机存取存储器RAM(RAM A 104、RAM B 122和RAM C 182)、只读存储器ROM(ROM E 114)以及一有效算术逻辑装置ALU(ALU 143)而设计的。三重分区的RAM提供了更有效的ALU利用，并在单个RAM所能取得的基础上增大了本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于进行滤波操作的数字信号处理器，所述处理器在时钟周期产生多个滤波结果，该处理器包括第一乘/加元件，用于接收输入信号样值以及滤波器系数，并产生第一滤波结果；多个附加乘/加元件；以及控制元件，用于将所述多个附加乘/加元件置于滤波器模式，其中在所述滤波器模式中，所述附加乘/加元件接收所述输入信号样值的延迟形式，还接收所述滤波器系数，并产生多个附加滤波结果。2.如权利要求1所述的滤波器，其特征在于所述第一乘/加元件置于数字信号处理核心中，而所述多个附加乘/加元件置于最小化处理器中。3.如权利要求1所述的滤波器，其特征在于所述第一乘/加元件置于数字信号处理核心中，而所述多个附加乘/加元件置于耦合于所述数字处理核心的辅助处理器中。4.如权利要求1所述的滤波器，其特征在于所述第一乘/加元件置于数字信号处理核心中，而所述多个附加乘/加元件置于协同处理器中。5.如权利要求1所述的滤波器，其特征在于所述第一乘/加元件置于数字信号处理核心中，而所述多个附加乘/加元件置于加速器中。6.如权利要求1所述的滤波器，其特征在于所述控制元件控制多个多路复用器以在所述滤波器模式时配置一组预定数据路径。7.如权利要求1所述的滤波器，其特征在于进一步包括多路复用器，用于接收所述附加滤波结果并选择所述滤波结果的其中一个作为输出。8.在一种包括数字信号处理核心和最小化处理器的声码器中，其中所述最小化处理器包括多个累加器和多个乘法器，一子系统包括控制装置，用于将所述最小化处理器置于滤波器模式；以及算术装置，用于响应与所述控制装置而进行信号分析操作。9.如权利要求8所述的声码器，其特征在于所述信号分析操作是滤波操作。10.如权利要求8所述的声码器，其特征在于所述信号分析操作是自相关操作。11.如权利要求8所述的声码器，其特征在于所述信号分析操作是互相关联操作。12.一种用于进行信号分析操作的数字信号处理器，所述处理器在时钟周期产生多个分析结果，该处理器包括第一乘/加元件，用于接收输入信号样值，并产生第一分析结果；多个附加乘/加元件；以及控制元件，用于将所述多个附加乘/加元件置于...

【专利技术属性】
技术研发人员：张乾春，兰迪普·辛格，查尔斯·E·坂牧，蔡明昌，普拉山特·坎泰克，J·G·麦克唐纳，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：