【技术实现步骤摘要】
差分输入缓冲电路、差分信号缓冲电路及FPGA芯片
[0001]本申请涉及集成电路
，更具体地，涉及一种差分输入缓冲电路、差分信号缓冲电路及FPGA芯片。
技术介绍
[0002]传统的差分信号输入电路直接采用N型MOS(metal oxide semiconductor)差分输入对管、或者P型MOS差分输入对管实现，这种比较电路应用在高速单端输入标准时，输入共模电平范围有限，仅适用于输入满足高电压阈值的高电平或低电压阈值的低电平。
[0003]对于高速差分输入标准，例如，LVDS_25、LVDSEXT_25、HT_25等，需要更宽的共模输入范围和差模输入范围。
技术实现思路
[0004]本申请实施例提供了一种差分输入缓冲电路、差分信号缓冲电路及FPGA芯片，以改善上述问题。
[0005]第一方面，提供一种差分输入缓冲电路，包括：差分输入电路和差分输出电路。差分输入电路，包括第一子差分输入电路和第二子差分输入电路，第一子差分输入电路在第一控制电压端的控制下输出放大的第一电流，第二子差分输入电路在...
【技术保护点】
【技术特征摘要】
1.一种差分输入缓冲电路，其特征在于，包括：差分输入电路，包括第一子差分输入电路和第二子差分输入电路，所述第一子差分输入电路在第一控制电压端的控制下输出放大的第一电流，所述第二子差分输入电路在第二控制电压端的控制下输出放大的第二电流；差分输出电路，包括第一子差分输出电路和第二子差分输出电路，所述第一子差分输出电路接收所述第一电流后输出第一电平，所述第二子差分输出电路接收所述第二电流后输出第二电平；其中，所述第一电平与所述第二电平相反，所述第一控制电压端输入至所述第一子差分输入电路的电压和所述第二控制电压端输入至所述第二子差分输入电路的电压为不相等任意值。2.根据权利要求1所述的差分输入缓冲电路，其特征在于，所述第一子差分输入电路包括第一N型晶体管、第一P型晶体管、以及第二P型晶体管，所述第二子差分输入电路包括第二N型晶体管、第三P型晶体管、以及第四P型晶体管；所述第一N型晶体管的栅极与第一控制电压端电连接，第一极与所述第一P型晶体管的栅极、所述第二P型晶体管的栅极和第二极电连接，第二极接地；所述第二N型晶体管的栅极与第二控制电压端电连接，第一极与所述第三P型晶体管的栅极、所述第四P型晶体管的栅极和第二极电连接，第二极接地；所述第一P型晶体管的第一极、所述第二P型晶体管的第一极、所述第三P型晶体管的第一极、以及所述第四P型晶体管的第一极与第一电压端电连接；所述第一P型晶体管的第二极与所述第一子差分输出电路电连接；所述第三P型晶体管的第二极与所述第二子差分输出电路电连接；其中，第一电压端的电压大于第一控制电压端和第二控制电压端的电压。3.根据权利要求2所述的差分输入缓冲电路，其特征在于，所述第一子差分输出电路包括第三N型晶体管，所述第二子差分输出电路包括第四N型晶体管；所述第三N型晶体管的栅极和第一极与所述第一P型晶体管的第二极电连接，第二极接地；所述第四N型晶体管的栅极和第一极与所述第三P型晶体管的第二极电连接，第二极接地。4.根据权利要求3所述的差分输入缓冲电路，其特征在于，所述第一子差分输出电路还包括第五P型晶体管，所述第二子差分输出电路还包括第六P型晶体管；所述第五P型晶体管的栅极与第二控制电压端电连接，第一极与第二电压端电连接，第二极与所述第三N型晶体管的栅极和第一极电连接；所述第六P型晶体管的栅极与第一控制电压端电连接，第一极与所述第二电压端电连接，第二极与所述第四N型晶体管的栅极和第一极电连接。5.根据权利要求3
‑
4任一项所述的差分输入缓冲电路，其特征在于，所述第一N型晶体管的尺寸与所述第二N型晶体管的尺寸相同，所述第一P型晶体管的尺寸与所述第三P型晶体管的尺寸相同，所述第二P型晶体管的尺寸与所述第四P型晶体管的尺寸相同，所述第...
【专利技术属性】
技术研发人员：罗杰，梁爱梅，温长清，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：新型
国别省市：
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