【技术实现步骤摘要】
三维半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求于2020年4月8日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0042500的优先权,其全部公开内容通过引用合并于此。
[0003]本专利技术构思涉及三维半导体存储器装置。
技术介绍
[0004]半导体装置已经高度集成,以满足消费者对高性能和低制造成本的需求。因为半导体装置的集成度是确定产品价格的重要因素,所以越来越需要高集成度。典型的二维或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定,因此,形成精细图案的技术水平很大地影响集成度。然而,增加图案精细度所需的极其昂贵的处理设备可能在提高二维或平面半导体装置的集成度方面设置实际限制。因此,已经提出了具有三维排列的存储器单元的三维半导体存储器装置。
技术实现思路
[0005]本专利技术构思的一些示例实施例提供了具有提高的可靠性的三维半导体存储器装置。
[0006]本专利技术构思的目的不限于上述目的,并且本领域技术人员从以下描述将清楚地理解以上未提及的其它目的。
[0007]根据本专利技术构思的一些示例实施例,三维半导体存储器装置可以包括:含碳层,其位于基板上;多个电极层间电介质层和多个电极层,所述多个电极层间电介质层和所述多个电极层交替地堆叠在含碳层上;单元垂直图案,其贯穿电极层间电介质层和电极层中的至少一些;以及半导体图案,其位于单元垂直图案和含碳层之间。基板可以包括多个第一晶粒。 ...
【技术保护点】
【技术特征摘要】
1.一种三维半导体存储器装置,包括:含碳层,其位于基板上;多个电极层间电介质层和多个电极层,所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上;单元垂直图案,其贯穿所述多个电极层间电介质层和所述多个电极层中的至少一些;以及半导体图案,其位于所述单元垂直图案和所述含碳层之间,其中,所述基板包括多个第一晶粒,其中,所述半导体图案包括多个第二晶粒,并且其中,所述第二晶粒的平均尺寸小于所述第一晶粒的平均尺寸。2.如权利要求1所述的三维半导体存储器装置,其中,所述基板包括划定所述多个第一晶粒的轮廓的多个第一晶粒边界,其中,所述半导体图案包括划定所述多个第二晶粒的轮廓的多个第二晶粒边界,并且其中,所述多个第二晶粒边界的密度大于所述多个第一晶粒边界的密度。3.如权利要求1所述的三维半导体存储器装置,其中,所述多个第一晶粒的平均尺寸在50nm至400nm的范围内,并且其中,所述多个第二晶粒的平均尺寸在8nm至12nm的范围内。4.如权利要求1所述的三维半导体存储器装置,其中,所述含碳层中的碳的浓度在3at%至15at%的范围内。5.如权利要求1所述的三维半导体存储器装置,其中,所述含碳层接触所述半导体图案的下侧壁。6.如权利要求1所述的三维半导体存储器装置,还包括:外围电路结构,其从所述单元垂直图案与所述基板相对,并且电连接到所述单元垂直图案或所述多个电极层中的至少一个电极层。7.如权利要求1所述的三维半导体存储器装置,还包括:源极接触插塞,其与所述单元垂直图案间隔开,所述源极接触插塞贯穿所述多个电极层间电介质层和所述多个电极层并且接触所述含碳层。8.一种三维半导体存储器装置,包括:外围电路结构;基板和含碳层,所述基板和所述含碳层顺序地堆叠在所述外围电路结构上;堆叠结构,其位于所述含碳层上,所述堆叠结构包括交替地堆叠的多个电极层间电介质层和多个电极层;单元垂直图案,其贯穿所述堆叠结构的至少一部分;栅极电介质层,其位于所述单元垂直图案和所述多个电极层之间;以及源极接触插塞,其与所述单元垂直图案间隔开,所述源极接触插塞贯穿所述堆叠结构并且接触所述含碳层,其中,所述含碳层中的碳的浓度在3at%至15at%的范围内。9.如权利要求8所述的三维半导体存储器装置,还包括:半导体图案,其位于所述单元垂直图案和所述含碳层之间,
其中,所述基板包括多个第一晶粒,其中,所述半导体图案包括多个第二晶粒,并且其中,所述多个第一晶粒的平均尺寸大于所述多个第二晶粒的平均尺寸。10.如权利要求9所述的三维半导体存储器装置,其中,所述基板包括划定所述多个第一晶粒的轮廓的多个第一晶粒边界,其中,所述半导体图案包括划定所述多个第二晶粒的轮廓的多个第二晶粒边界,并且其中,所述多个第二晶粒边界的密度大于所述多个第一晶...
【专利技术属性】
技术研发人员:李相受,金载镐,李宇城,南泌旭,池正根,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:
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