三维半导体存储器装置制造方法及图纸

技术编号:30345390 阅读:50 留言:0更新日期:2021-10-12 23:31
公开了一种三维半导体存储器装置,包括:含碳层,其位于基板上;多个电极层间电介质层和多个电极层,所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上;单元垂直图案,其贯穿电极层间电介质层和电极层中的至少一些;以及半导体图案,其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。寸小于第一晶粒的平均尺寸。寸小于第一晶粒的平均尺寸。

【技术实现步骤摘要】
三维半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求于2020年4月8日在韩国知识产权局提交的韩国专利申请No.10

2020

0042500的优先权,其全部公开内容通过引用合并于此。


[0003]本专利技术构思涉及三维半导体存储器装置。

技术介绍

[0004]半导体装置已经高度集成,以满足消费者对高性能和低制造成本的需求。因为半导体装置的集成度是确定产品价格的重要因素,所以越来越需要高集成度。典型的二维或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定,因此,形成精细图案的技术水平很大地影响集成度。然而,增加图案精细度所需的极其昂贵的处理设备可能在提高二维或平面半导体装置的集成度方面设置实际限制。因此,已经提出了具有三维排列的存储器单元的三维半导体存储器装置。

技术实现思路

[0005]本专利技术构思的一些示例实施例提供了具有提高的可靠性的三维半导体存储器装置。
[0006]本专利技术构思的目的不限于上述目的,并且本领域技术人员从以下描述将清楚地理解以上未提及的其它目的。
[0007]根据本专利技术构思的一些示例实施例,三维半导体存储器装置可以包括:含碳层,其位于基板上;多个电极层间电介质层和多个电极层,所述多个电极层间电介质层和所述多个电极层交替地堆叠在含碳层上;单元垂直图案,其贯穿电极层间电介质层和电极层中的至少一些;以及半导体图案,其位于单元垂直图案和含碳层之间。基板可以包括多个第一晶粒。半导体图案可以包括多个第二晶粒。第二晶粒的平均尺寸可以小于第一晶粒的平均尺寸。
[0008]根据本专利技术构思的一些示例实施例,三维半导体存储器装置可以包括:外围电路结构;基板和含碳层,所述基板和所述含碳层顺序地堆叠在外围电路结构上;堆叠结构,其位于含碳层上,堆叠结构包括交替地堆叠的多个电极层间电介质层和多个电极层;单元垂直图案,其贯穿堆叠结构的至少一部分;栅极电介质层,其位于单元垂直图案和电极层之间;以及源极接触插塞,其与单元垂直图案间隔开,源极接触插塞贯穿堆叠结构并且接触含碳层。含碳层中的碳的浓度可以在约3at%至约15at%的范围内。
[0009]根据本专利技术构思的一些示例实施例,三维半导体存储器装置可以包括:外围电路结构;基板和含碳层,所述基板和所述含碳层顺序地堆叠在外围电路结构上;堆叠结构,其位于含碳层上,堆叠结构包括交替堆叠的多个电极层间电介质层和多个电极层;单元垂直图案,其贯穿堆叠结构的至少一部分;以及半导体图案,其位于单元垂直图案和含碳层之
间。基板和半导体图案中的每一个可以包括多晶硅层。基板可以包括多个第一晶粒边界。半导体图案可以包括多个第二晶粒边界。第二晶粒边界的密度可以大于第一晶粒边界的密度。
附图说明
[0010]图1A示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的框图。
[0011]图1B示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的电路图。
[0012]图2示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的平面图。
[0013]图3A示出了沿示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的图2的线A

A

截取的截面图。
[0014]图3B示出了沿示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的图2的线B

B

截取的截面图。
[0015]图4A示出了示出图3B的区段P1的放大图。
[0016]图4B示出了示出图3B的区段P2的放大图。
[0017]图4C示出了示出图3B的区段P3的放大图。
[0018]图5A、图6A、图7A、图8A、图9A和图10A示出了示出制造具有图3A的截面的三维半导体存储器装置的方法的截面图。
[0019]图5B、图6B、图7B、图8B、图9B和图10B示出了示出制造具有图3B的截面的三维半导体存储器装置的方法的截面图。
[0020]图11A示出了沿示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的图2的线A

A

截取的截面图。
[0021]图11B示出了沿示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的图2的线B

B

截取的截面图。
[0022]图12示出了示出图11B的区段P4的放大图。
具体实施方式
[0023]现在将参照附图详细描述本专利技术构思的一些示例实施例,以帮助清楚地解释本专利技术构思。
[0024]图1A示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的框图。
[0025]参照图1A,根据本专利技术构思的一些示例实施例的三维半导体存储器装置可以包括外围电路结构PS、外围电路结构PS上的单元阵列结构CS以及将单元阵列结构CS连接到外围电路结构PS的连接线结构。
[0026]外围电路结构PS可以包括行解码器和列解码器、页缓冲器和控制电路。
[0027]当在平面图中观察时,单元阵列结构CS可以与外围电路结构PS重叠。单元阵列结构CS可以包括多个存储器块BLK0至BLKn,每个存储器块都是数据擦除单位。存储器块BLK0
至BLKn中的每一个存储器块可以包括具有三维结构(或垂直结构)的存储器单元阵列。
[0028]图1B示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的电路图。
[0029]参照图1B,存储器块BLK0至BLKn中的每一个存储器块可以被配置为使得单元串CSTR沿着第一方向D1和第二方向D2二维地排列并且沿着第三方向D3延伸。多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条位线。多个单元串CSTR可以共同连接到公共源极线CSL。
[0030]位线BL0至BL2可以二维地排列,并且多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条位线。多个单元串CSTR可以共同连接到公共源极线CSL。例如,多个单元串CSTR可以布置于多条位线BL0至BL2与一条公共源极线CSL之间。公共源极线CSL可以设置为二维地布置的多条。公共源极线CSL可以被供应相同的电压,或者可以用不同的电压源彼此独立地被电控制。
[0031]根据一些示例实施例,每个单元串CSTR可以包括串联连接的串选择晶体管SST21和串选择晶体管SST11、串联连接的存储器单元晶体管MCT、以及接地选择晶体管GST。每个存储器单元晶体管MCT可以包括数据存储元件。单元串CSTR中的一个单元串CSTR还可以包括在串选择晶体管SST11与存储器单元晶体管MCT之间和/或在接地选择晶体管GST与存储器单元晶体管MCT之间的伪单元DMC。其它单元串CSTR可具有与上文所述的结构相同或类似的结构。
[0032]串选择晶体管SST21可耦接到第一本文档来自技高网
...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器装置,包括:含碳层,其位于基板上;多个电极层间电介质层和多个电极层,所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上;单元垂直图案,其贯穿所述多个电极层间电介质层和所述多个电极层中的至少一些;以及半导体图案,其位于所述单元垂直图案和所述含碳层之间,其中,所述基板包括多个第一晶粒,其中,所述半导体图案包括多个第二晶粒,并且其中,所述第二晶粒的平均尺寸小于所述第一晶粒的平均尺寸。2.如权利要求1所述的三维半导体存储器装置,其中,所述基板包括划定所述多个第一晶粒的轮廓的多个第一晶粒边界,其中,所述半导体图案包括划定所述多个第二晶粒的轮廓的多个第二晶粒边界,并且其中,所述多个第二晶粒边界的密度大于所述多个第一晶粒边界的密度。3.如权利要求1所述的三维半导体存储器装置,其中,所述多个第一晶粒的平均尺寸在50nm至400nm的范围内,并且其中,所述多个第二晶粒的平均尺寸在8nm至12nm的范围内。4.如权利要求1所述的三维半导体存储器装置,其中,所述含碳层中的碳的浓度在3at%至15at%的范围内。5.如权利要求1所述的三维半导体存储器装置,其中,所述含碳层接触所述半导体图案的下侧壁。6.如权利要求1所述的三维半导体存储器装置,还包括:外围电路结构,其从所述单元垂直图案与所述基板相对,并且电连接到所述单元垂直图案或所述多个电极层中的至少一个电极层。7.如权利要求1所述的三维半导体存储器装置,还包括:源极接触插塞,其与所述单元垂直图案间隔开,所述源极接触插塞贯穿所述多个电极层间电介质层和所述多个电极层并且接触所述含碳层。8.一种三维半导体存储器装置,包括:外围电路结构;基板和含碳层,所述基板和所述含碳层顺序地堆叠在所述外围电路结构上;堆叠结构,其位于所述含碳层上,所述堆叠结构包括交替地堆叠的多个电极层间电介质层和多个电极层;单元垂直图案,其贯穿所述堆叠结构的至少一部分;栅极电介质层,其位于所述单元垂直图案和所述多个电极层之间;以及源极接触插塞,其与所述单元垂直图案间隔开,所述源极接触插塞贯穿所述堆叠结构并且接触所述含碳层,其中,所述含碳层中的碳的浓度在3at%至15at%的范围内。9.如权利要求8所述的三维半导体存储器装置,还包括:半导体图案,其位于所述单元垂直图案和所述含碳层之间,
其中,所述基板包括多个第一晶粒,其中,所述半导体图案包括多个第二晶粒,并且其中,所述多个第一晶粒的平均尺寸大于所述多个第二晶粒的平均尺寸。10.如权利要求9所述的三维半导体存储器装置,其中,所述基板包括划定所述多个第一晶粒的轮廓的多个第一晶粒边界,其中,所述半导体图案包括划定所述多个第二晶粒的轮廓的多个第二晶粒边界,并且其中,所述多个第二晶粒边界的密度大于所述多个第一晶...

【专利技术属性】
技术研发人员:李相受金载镐李宇城南泌旭池正根
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1