处理电路制造技术

本发明专利技术公开的处理电路由于具有输入电路，该输入电路包括耦接于该第一晶体管的该控制端与该第一晶体管的该第二连接端子之间的延迟元件。这样延迟元件被有意地插入在一个输入晶体管的控制端子和连接端子之间，用于固定正常模式或测试模式下的保持时间违规。与传统的保持时间固定缓冲器或延迟单元相比，由于延迟元件不具有晶体管切换操作，因此可以大大减轻泄漏和功率损失。泄漏和功率损失。泄漏和功率损失。

【技术实现步骤摘要】
处理电路


[0001]本专利技术涉及电路
，尤其涉及一种处理电路。

技术介绍

[0002]建立和保持时间检查(setup and hold time check)是集成电路布局设计的时序验证(timing verification)中使用的最常见的时序检查类型。例如，同步输入具有关于时钟输入的建立和保持时间规范。这些检查指定数据输入必须在时钟沿之前和之后的指定时间段内保持稳定。时钟边沿之前的时间称为建立时间。紧接时钟沿之后的时间段称为保持时间。当集成电路布局设计的时序验证表明时序违规(例如，建立时间违规和/或保持时间违规)时，集成电路布局设计需要进行适当的修改以满足时序要求(例如，建立时间约束和/或保持时间约束)。
[0003]在数字设计领域中，物理设计人员通常使用保持时间固定缓冲器或延迟单元以使时序满足保持时间约束或限制。然而，插入保持时间固定缓冲器或延迟单元以延迟数据输入将消耗大量的泄漏和功率。因此，需要一种创新的电路设计，该设计能够满足保持时间的约束，同时具有较少的泄漏和功率损失。

技术实现思路
<br/>[0004]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理电路，其特征在于，包括：输入电路，包括：第一晶体管，具有第一连接端子、第二连接端子和控制端子，其中，该第一晶体管的该控制端子布置为接收数据信号；第二晶体管，具有第一连接端子、第二连接端子和控制端子，其中该第二晶体管的该第一连接端子耦接至该第一晶体管的该第二连接端子，并且该第二晶体管的该控制端子布置为接收第一非数据信号；以及延迟元件，耦接于该第一晶体管的该控制端与该第一晶体管的该第二连接端子之间；以及跟随电路，布置为接收来自该输入电路的数据输入并根据该数据输入生成数据输出，其中，在跟随电路的输入节点处接收该数据输入，并且该跟随电路的该输入节点耦接到该第二晶体管的该第二连接端子。2.根据权利要求1之处理电路，其特征在于，该延迟元件是电容元件。3.根据权利要求2之处理电路，其特征在于，该电容元件是纯电容器；或者该电容元件是金属氧化物金属电容器；或者该电容元件是变容二极管。4.根据权利要求2之处理电路，其特征在于，该电容元件是由金属氧化物半导体晶体管实现的金属氧化物半导体电容器，该金属氧化物半导体晶体管的控制端子耦接至该第一晶体管的该控制端子，并且该金属氧化物半导体晶体管的第一连接端子耦接到该第一晶体管的该第二连接端子。5.根据权利要求4之处理电路，其特征在于，该金属氧化物半导体晶体管的第二连接端子耦接至该第一晶体管的该第二连接端子。6.根据权利要求1之处理电路，其特征在于，该处理电路在触发器中实现。7.根据权利要求6之处理电路，其特征在于，该数据信号是该触发器的正常模式数据输入；或者该数据信号是该触发器的测试模式数据输入。8.根据权利要求1之处理电路，其特征在于，该输入电路还包括：第三晶体管，具有第一连接端子、第二连接端子和控制端子，其中该第三晶体管的该控制端子布置为接收该数据信号；以及第四晶体管，具有第一连接端子、第二连接端子和控制端子，其中，该第四晶体管的该第一连接端子与该第三晶体管的该第二连接端子耦接，该第四晶体管的该控制端子布置为接收与该第一非数据信号反相的第二非数据信号，并且该第四晶体管的该第二连接端子耦接到该跟随电路的该输入节点。9.根据权利要求8之处理电路，其特征在于，该第一晶体管的该第一连接端子布置为接收第一参考电压，该第三晶体管的该第一连接端子布置为接收比该第一参考电压低的第二参考电压；或者该第三晶体管的该第一连接端子布置为接收高于该第一参考电压的第二参考电压。10.根据权利要求9之处理电路，其特征在于，当该第二晶体管被该第一非数据信号导通并...

【专利技术属性】
技术研发人员：杨任航，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：