多通道AD数据同步传输系统技术方案

本发明专利技术公开了一种多通道AD数据同步传输系统，旨在解决射频前端和中频基带分拆带来的同步设计难题。本发明专利技术通过如下技术方案实现：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟并提供给FPGA；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，且保持工作时钟、SYSREF与逻辑时钟相位同步；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号；最后在FPGA模块内通过对关键控制信号同步信号的处理，实现FPGA对多片ADC/DAC数据同步传输。DAC数据同步传输。DAC数据同步传输。

【技术实现步骤摘要】
多通道AD数据同步传输系统


[0001]本专利技术涉及信号处理的数据采集与传输系统，具体涉及一种多通道AD数据同步传输系统。

技术介绍

[0002]随着数字收/发技术的发展，采样率和分辨率的不断提升，多通道、高带宽、小型化、模块化的大规模数据同步传输设计需求越来越迫切。固态技术协会制定的JESD204B协议是一种高速模数/数模转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议，最高传输速率12.5Gbps，接口引脚数较少并且支持多通道同步传输。针对工作在500MSPS及其之上的转换器，JESD204B子类1接口引入外部参考信号SYSREF来确定延时，且该参考信号为采样时序提供了一个系统级基准，具备多路对齐串行通道和延时控制的能力，设计时无需在外部应用层使用额外电路来满足确定性延时的需求。但受制于电路板布局密度的限制，如何实现多通道ADC/DAC的确定性延时，实现大规模数据的同步传输，需要进行复杂的电路设计和精确的时钟同步设计。多通道DAC同步方法一般是利用DAC的反馈时钟与数据的相关性，通过分析反馈时钟的相位差获取异步相位反馈，然后进行复位或相位补偿实现ADC/DAC新同步。随着反馈时钟频率的不断升高，信号鉴相电路的压力越来越大。模拟和模数混合电路往往具有电路复杂、易受温度影响、不灵活等缺点。一般对于较低速ADC来说，比较容易满足SYSREF建立及保持时间，对于速度较快的AD芯片而言，较高的器件时钟速率减小SYSREF信号的建立及保持时间，有时就需要进行必要的动态延迟调节以满足在不同条件下的定时需求。当系统中所有时钟没有一个时钟速率达到其他时钟频率的两倍的情况，也就是系统中多个时钟速率差不多的情况，这个时候无法满足采样定理，比如在高速的数据采集系统当中，AD的采集时钟往往比较高，大于系统时钟的一半以上，这时候采用同步化处理无法满足时序设计。由于ADC/DAC电路采集来自不同的时钟源，该电路即可能出现在同一芯片里，也可能出现在不同的ADC/DAC芯片里，但是都存在同样的危险性。
[0003]同步FPGA硬件设计中，本地时钟单元、时钟协议模块、发送缓冲、接收缓冲以及系统打时标等功能都在FPGA中实现。时钟是整个设计最重要、最特殊的信号，异步信号输入总是无法满足数据的建立保持时间，所以需要把所有异步输入都先进行同步化。一般情况下，FPGA器件内部的逻辑会在每个时钟周期的上升沿执行一次数据的输入和输出处理，而在两个时钟上升沿的空闲时间里，则可以用于执行各种各样复杂的处理。而一个比较耗时的复杂运算过程，往往无法一个时钟周期完成。通常基于FPGA的同步时钟报文检测电路或多通道超高速MUXDAC/DEMUXADC的同步检测主要通过FPGA的数字信号处理方式实现。在FPGA中利用数字方法难以实现真正的随机采样时钟，而且为了得到更准确的统计结果，样本数必须足够大，这需要更长的采样时间和运算单元支持，而在实际系统中这两者往往有所限制。基于FPGA复杂算法虽然可以取得很高的相位检测精度，但对解决ADC/DAC同步问题存在两个固有缺陷：其一，需要设计复杂的算法和外围辅助电路；其二，当反馈时钟的频率超过FPGA输入输出管脚的承受能力时，采样到的数据误码率提高，导致算法鉴相方法性能的激
剧恶化。实际工作时，上电复位可使4分频器件从固定相位开始计数。但由于电磁干扰、温度等原因，数字分频器件很容易产生相位跳动，从而使得多ADC/DAC出现异步现象，此时反馈时钟出现固定相位差，对应数传数据也产生相应的固定相位差。传统基于JESD204B协议的多通道数据同步传输系统设计中，为了满足ADC/DAC与收发器件的时钟同源和多通道确定性延迟，保证器件时钟和数据同步时钟之间的严格时序关系，往往将收发器件和ADC/DAC布局在同一块印制板上，无法满足部分应用场景下射频前端和中频基带必须分拆为相互独立结构的系统需求。
[0004]目前市场上大多数高速ADC/DAC基本都支持使用JESD204B子类1接口。JESD204B协议规定了三个层次，包括物理层、链路层和传输层。物理层主要实现串并转换、去加重等发送和接收字符功能；链路层主要实现8B/10B编解码、控制字节插入或检测等用户数据的复原和同步输出功能；传输层主要实现数据帧和样本数据的映射。主流FPGA厂商提供了JESD204B物理层和链路层IPCore，并给出了推荐设计方案，应用时只需根据设计需求设置相应参数。使用IP时需要提供两个时钟信号：物理层并/串转换单元基准时钟信号和链路层JESD204B协议处理的设备时钟，物理层并/串转换单元基准时钟信号需要为高速串行收发器提供一个稳定、低抖动的参考时钟输入，链路层JESD204B协议处理的设备时钟是串行速率的四十分之一且要求与对接的AD/DA参考时钟同源，以保证SYSREF被该设备时钟正确采样。传统设计方案中，物理层并/串转换单元基准时钟信号和链路层JESD204B协议处理的设备时钟在印制板上使用相同的时钟源产生。射频前端和中频基带分拆时，如果物理层并/串转换单元基准时钟信号由时钟管理单元产生，该时钟信号经过长距离的传输，要保证其抖动和噪声性能需要增加专用时钟器件。

技术实现思路

[0005]本专利技术针对上述问题，提供一种模块化设计、扩展方便，时钟电路设计较为简单，适用性高的多通道ADC/DAC同步接口电路，以解决射频前端和中频基带分拆带来的设计难题，实现基于JESD204B协议的多通道数据同步传输系统。
[0006]为达到以上目的，一种多通道AD数据同步传输系统，包括：外部时钟源输入时钟管理模块，同时连接晶振和外部时钟源的大规模可编程门阵列FPGA模块，并行连接在时钟管理模块与FPGA模块之间的多通道模数转换器ADC和数模转换器DAC，其特征在于：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟(SYSREF)，为每个ADC/DAC提供参考时钟和多帧参考时钟SYSREF，输入现场可编程逻辑门阵列FPGA的同步逻辑时钟，在FPGA内经锁相环处理后，将倍频信号用作链路层JESD204B协议处理的设备时钟，分频信号用作多帧参考时钟SYSREF，锁相环倍频和分频参数根据采样率和输入的同步逻辑时钟频率确定，实现FPGA模块内JESD204B协议处理的设备时钟与ADC/DAC参考时钟同源；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号，系统上电后，FPGA模块接收端复位SYNC_RX同步信号发送同步需求，ADC发送同步码，等待链路建链；所有接收通道建链成功后，FPGA模块置位SYNC_RX通知ADC，ADC发送采样数据，实现ADC多通道同步采样；FPGA上电复位后发送同步码并检测DAC输入的同步信号SYNC_TX；FPGA检测到全部DAC输入的SYNC_TX同步信号置位后，将对应数据发送给JESD204B接口电路，将
帧数据转换成DAC所需的高速串行数据，最终实现对多片DAC数据多通道同步传输。
[0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多通道AD数据同步传输系统，包括：外部时钟源输入时钟管理模块，同时连接晶振和外部时钟源的大规模可编程门阵列FPGA模块，并行连接在时钟管理模块与FPGA模块之间的多通道模数转换器ADC和数模转换器DAC，其特征在于：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟(SYSREF)，为每个ADC/DAC提供参考时钟和多帧参考时钟SYSREF，输入现场可编程逻辑门阵列FPGA的同步逻辑时钟，在FPGA内经锁相环处理后，将倍频信号用作链路层JESD204B协议处理的设备时钟，分频信号用作多帧参考时钟SYSREF，锁相环倍频和分频参数根据采样率和输入的同步逻辑时钟频率确定，实现FPGA模块内JESD204B协议处理的设备时钟与ADC/DAC参考时钟同源；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号，系统上电后，FPGA模块接收端复位SYNC_RX同步信号发送同步需求，ADC发送同步码，等待链路建链；所有接收通道建链成功后，FPGA模块置位SYNC_RX通知ADC，ADC发送采样数据，实现ADC多通道同步采样；FPGA上电复位后发送同步码并检测DAC输入的同步信号SYNC_TX；FPGA检测到全部DAC输入的SYNC_TX同步信号置位后，将对应数据发送给JESD204B接口电路，将帧数据转换成DAC所需的高速串行数据，最终实现对多片DAC数据多通道同步传输。2.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：钟源输入时钟管理模块在并行DAC高速串行接口对ADC/DAC参考时钟多级时钟网络或多级时钟和数据通过FIFO进行隔离，多路选择器将ADC/DAC参考时钟信息转换为和系统时钟同步的允许信号。3.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到多帧参考时钟SYSREF，且保持工作时钟、SYSREF与逻辑时钟相位同步。4.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA同步接口时钟电路基于FPGA的串行接口时钟电路，在DAC高速串行接口对时钟进行同步化处理，用时钟clk的时钟沿进行采样，然后用触发器的输出经过组合逻辑输出到上升沿提取电路，从异步串行码流中提取位同步时钟信号，将其DAC时钟采样处理为与SysClk同步的时钟信号。5.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA选用XILINX的FPGA，且JESD204B物理层和链路层电路直接使用相应的IP核(IPCore)进行开发；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到SYS...

【专利技术属性】
技术研发人员：王松明，邓强，赵衡，许云龙，徐波，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：