【技术实现步骤摘要】
多通道AD数据同步传输系统
[0001]本专利技术涉及信号处理的数据采集与传输系统，具体涉及一种多通道AD数据同步传输系统。
技术介绍
[0002]随着数字收/发技术的发展，采样率和分辨率的不断提升，多通道、高带宽、小型化、模块化的大规模数据同步传输设计需求越来越迫切。固态技术协会制定的JESD204B协议是一种高速模数/数模转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议，最高传输速率12.5Gbps，接口引脚数较少并且支持多通道同步传输。针对工作在500MSPS及其之上的转换器，JESD204B子类1接口引入外部参考信号SYSREF来确定延时，且该参考信号为采样时序提供了一个系统级基准，具备多路对齐串行通道和延时控制的能力，设计时无需在外部应用层使用额外电路来满足确定性延时的需求。但受制于电路板布局密度的限制，如何实现多通道ADC/DAC的确定性延时，实现大规模数据的同步传输，需要进行复杂的电路设计和精确的时钟同步设计。多通道DAC同步方法一般是利用DAC的反馈时钟与数据的相关性，通过分析反馈时钟的相位差获取...
【技术保护点】
【技术特征摘要】
1.一种多通道AD数据同步传输系统，包括：外部时钟源输入时钟管理模块，同时连接晶振和外部时钟源的大规模可编程门阵列FPGA模块，并行连接在时钟管理模块与FPGA模块之间的多通道模数转换器ADC和数模转换器DAC，其特征在于：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟(SYSREF)，为每个ADC/DAC提供参考时钟和多帧参考时钟SYSREF，输入现场可编程逻辑门阵列FPGA的同步逻辑时钟，在FPGA内经锁相环处理后，将倍频信号用作链路层JESD204B协议处理的设备时钟，分频信号用作多帧参考时钟SYSREF，锁相环倍频和分频参数根据采样率和输入的同步逻辑时钟频率确定，实现FPGA模块内JESD204B协议处理的设备时钟与ADC/DAC参考时钟同源；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号，系统上电后，FPGA模块接收端复位SYNC_RX同步信号发送同步需求，ADC发送同步码，等待链路建链；所有接收通道建链成功后，FPGA模块置位SYNC_RX通知ADC，ADC发送采样数据，实现ADC多通道同步采样；FPGA上电复位后发送同步码并检测DAC输入的同步信号SYNC_TX；FPGA检测到全部DAC输入的SYNC_TX同步信号置位后，将对应数据发送给JESD204B接口电路，将帧数据转换成DAC所需的高速串行数据，最终实现对多片DAC数据多通道同步传输。2.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：钟源输入时钟管理模块在并行DAC高速串行接口对ADC/DAC参考时钟多级时钟网络或多级时钟和数据通过FIFO进行隔离，多路选择器将ADC/DAC参考时钟信息转换为和系统时钟同步的允许信号。3.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到多帧参考时钟SYSREF，且保持工作时钟、SYSREF与逻辑时钟相位同步。4.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA同步接口时钟电路基于FPGA的串行接口时钟电路，在DAC高速串行接口对时钟进行同步化处理，用时钟clk的时钟沿进行采样，然后用触发器的输出经过组合逻辑输出到上升沿提取电路，从异步串行码流中提取位同步时钟信号，将其DAC时钟采样处理为与SysClk同步的时钟信号。5.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA选用XILINX的FPGA，且JESD204B物理层和链路层电路直接使用相应的IP核(IPCore)进行开发；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到SYS...
【专利技术属性】
技术研发人员：王松明，邓强，赵衡，许云龙，徐波，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：
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