脑机接口BCI设备的架构方法、装置、终端及介质制造方法及图纸

本申请公开了一种脑机接口BCI设备的架构方法、装置、终端及介质。其中方法包括：基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC

【技术实现步骤摘要】
脑机接口BCI设备的架构方法、装置、终端及介质


[0001]本申请涉及计算机
，具体涉及一种脑机接口BCI设备的架构方法、装置、终端及介质。

技术介绍

[0002]脑机接口(Brain Computer Interface，简称BCI)是一种在大脑与外部设备之间发送和接收信号的技术。相关技术中，主要通过脑机接口BCI设备对数据进行预处理。由于由脑接接口BCI设备采用的ARM存在不开放RTL时序，也不支持RTL时序的改动的问题，因此，对大脑信号进行预处理的脑机接口BCI设备存在不支撑多通道数据处理，且需要向ARM服务商支付高昂费用的问题。

技术实现思路

[0003]为了解决上述至少一个技术问题，本申请提供一种脑机接口BCI设备的架构方法、装置、终端及介质。
[0004]根据本申请的第一方面，提供了一种脑机接口BCI设备的架构方法，该方法包括：
[0005]基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC
‑
V的内核框架；
[0006]依据内核框架在FPGA芯片上进行底层架构部署；
[0007]在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
[0008]根据本申请的第二方面，提供了一种脑机接口BCI设备的架构装置，该装置包括：
[0009]核框架确定模块，用于基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC
‑
V的内核框架；
[0010]底层架构部署模块，用于依据内核框架在FPGA芯片上进行底层架构部署；
[0011]上层算法部署模块，用于在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
[0012]根据本申请的第三方面，提供了一种终端，该终端包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时以实现上述脑机接口BCI设备的架构方法。
[0013]根据本申请的第四方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述脑机接口BCI设备的架构方法。
[0014]本申请通过预先在基于脑机接口BCI设备所采用的FPGA芯片上配置精简指令集RISC
‑
V的内核框架，起到了依据该内核框架在FPGA芯片上进行底层架构部署的效果，这种通过设置指令数量少的RISC
‑
V的内核框架的方式，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还方便了对FPGA芯片底层的门级电路的验证的目的；同时，还因RISC
‑
V的内核框架的开源性，既降低了脑机接口BCI设备成本，又实现了脑机接口BCI设
备进行多通道同步采样的目的，使脑机接口BCI设备通过在FPGA芯片上部署的算法对脑电信号进行预处理，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备，最终通过脑机接口BCI设备和目标设备完成对脑电信号的分析目的。
附图说明
[0015]为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。
[0016]图1为根据本申请实施例提供的一种脑机接口BCI设备的架构方法的流程示意图；
[0017]图2为根据本申请实施例提供的一种脑机接口BCI设备的架构方法的应用系统的结构示意图；
[0018]图3为根据本申请实施例提供的一种脑机接口BCI设备的架构装置的框图结构示意图。
具体实施方式
[0019]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
[0020]需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。
[0021]首先对本申请涉及的几个名词进行介绍和解释：
[0022]在本申请实施例中，RISC
‑
V是一个开源的处理器指令集架构(ISA)，可以直接用硬件来实现，该指令集可以划分为更小的模块，用户可以自定义配置，可选的标准扩展；支持并行多核实现，包括异构多核处理器。
[0023]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
[0024]根据本申请的一个实施例，提供了一种脑机接口BCI设备的架构方法，如图1所示，该方法包括步骤S101、步骤S102和步骤S103。
[0025]步骤S101：基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在FPGA芯片上的精简指令集RISC
‑
V的内核框架。
[0026]本申请实施例提供的脑机接口BCI设备通过FPGA芯片来对脑电信号进行处理。应用时，通过在该内核框架内的编译，得到各类汇编指令。
[0027]步骤S102：依据内核框架在FPGA芯片上进行底层架构部署。
[0028]具体地，底层架构包括FPGA芯片的kernel内核的生成。应用时，FPGA芯片的kernel内核可以通过在内核框架中导入针对RISC
‑
V汇编指令的文件的方式生成；也可也通过内核框架获取用户输入的编辑信息的方式来生成。
[0029]步骤S103：在FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。
[0030]具体地，目标设备可以为与脑机接口BCI设备连接的PC机、云服务器等电子设备，
即有PC机或云服务器来对预处理后的脑电信号进行进一步分析。
[0031]具体地，对脑电信号进行预处理的算法可以包括滤波、基线校准、插值、运动、运动伪影消除等至少一种，以降低PC机或云端对脑电信号的分析步骤。
[0032]本申请实施例通过预先在基于脑机接口BCI设备所采用的FPGA芯片上配置精简指令集RISC
‑
V的内核框架，起到了依据该内核框架在FPGA芯片上进行底层架构部署的效果，这种通过设置指令数量少的RISC
‑
V的内核框架的方式，不仅起到了缩小FPGA芯片的内核面积，降低FPGA芯片的功耗的效果，还方便了对FPGA芯片底层的门级电路的验证的目的；同时，因RISC
‑
V的内核框架的开源性，既能降低脑机接口BCI设备成本，还实现了脑机接口BCI设备进行多通道同步采样的目的，使脑机接口BCI设备通过在FPGA芯片上部署的算法对脑电信号进行预处理，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备，最终达到通过脑机接口本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脑机接口BCI设备的架构方法，其特征在于，包括：基于脑机接口BCI设备所采用的FPGA芯片，确定预配置在所述FPGA芯片上的精简指令集RISC
‑
V的内核框架；依据所述内核框架在所述FPGA芯片上进行底层架构部署；在所述FPGA芯片上部署对脑电信号进行预处理的算法，以使脑机接口BCI设备在完成对脑电信号的预处理后发送至目标设备。2.根据权利要求1所述的方法，其特征在于，所述依据所述内核框架在所述FPGA芯片上进行底层架构部署的步骤，包括：确定针对所述内核框架的流水线；基于所述内核框架，获取针对所述流水线的编译信息；对所述编译信息进行封装处理，得到所述FPGA芯片的内核层，以使所述FPGA芯片调用所述内核层。3.根据权利要求1所述的方法，其特征在于，所述流水线包括以下至少一项：取指、译码、执行、访问、写回。4.根据权利要求3所述的方法，其特征在于，所述对所述编译信息进行封装处理，得到所述FPGA芯片的内核层的步骤，包括：依据所述编译信息进行封装处理，得到针对所述取指的静态库、针对所述译码的静态库、针对所述执行的静态库、针对所述访存的静态库和针对所述写回的静态库，以将针对所述取指的静态库、针对所述译码的静态库、针对所述执行的静态库、针对所述访存的静态库和针对所述写回的静态库，作为所述FPGA芯片的内核层。5.根据权利要求3所述的方法，其特征在于，所述基于所述内核框架，获取针对所述流水线的编译信息，包括以下至少一个步骤：基于所述内核框架，获取针对所述取指的...

【专利技术属性】
技术研发人员：卢树强，夏威，王晓岸，
申请(专利权)人：北京脑陆科技有限公司，
类型：发明
国别省市：