具有时延移位器的处理器和使用所述处理器的控制方法技术

本发明专利技术介绍了一种包含寄存器组、时延移位器、解码单元以及多个功能单元的处理器及使用所述处理器的控制方法。寄存器组包含写入端口。时延移位器包含多个移位器条目且每一时钟周期移出移位器条目中的一移位器条目。移位器条目中的每一个与时钟周期相关联，且移位器条目中的每一个包含指示寄存器组的写入端口是否可用于相关联时钟周期中的回写操作的回写值。解码单元配置成对指令进行解码且根据时延移位器的回写值发射指令。功能单元耦合到解码单元和寄存器组且配置成执行由解码单元发射的指令并对寄存器组的写入端口执行回写操作。的指令并对寄存器组的写入端口执行回写操作。的指令并对寄存器组的写入端口执行回写操作。

【技术实现步骤摘要】
具有时延移位器的处理器和使用所述处理器的控制方法


[0001]本专利技术大体上涉及一种处理器架构，且更具体地说，涉及一种包含时延移位器的处理器和用于控制处理器的指令流水线(instruction pipeline)的控制方法。

技术介绍

[0002]用于提高处理器的性能的一种方法是使用指令流水线来执行指令。指令流水线中的指令的执行分解成包含回写阶段的数个阶段。在回写阶段，执行回写操作以将结果数据通过寄存器组的写入端口写入到寄存器组。因为寄存器组中的写入端口的数量受到限制，所以在同一时钟周期中数个指令需要比可用写入端口的数量多的写入端口以回写到寄存器组时可能发生冲突。使用写入端口的冲突引起指令流水线中的指令的停滞或互锁，从而降低处理器的性能。此外，回写阶段常常是流水线执行的最后阶段，由于回写冲突而引起的指令的停滞对所有执行流水线阶段具有深远广泛的影响。另外，指令流水线具有需要来自处理器的数个地点和组件的信息的极复杂的控制逻辑。
[0003]随着对提高处理器的性能的需求，对可有效防止指令的停滞和互锁的处理器和控制方法的需要日益增长。

技术实现思路

[0004]在本专利技术的一个实施例中，一种微处理器包含寄存器组、时延移位器、解码单元以及功能单元。寄存器包含写入端口。时延移位器包含多个移位器条目且配置成在每一时钟周期移出多个移位器条目当中的一移位器条目，其中多个移位器条目中的每一个与时钟周期相关联，且多个移位器条目中的每一个包括回写值，其中所述回写值用于指示可对所述寄存器组的写入端口进行回写操作的时钟周期。解码单元，耦合到时延移位器，配置成对指令进行解码且基于包含于时延移位器的多个移位器条目中的回写值发射指令。另外，功能单元到解码单元和寄存器组且配置成执行由解码单元发射的指令并对寄存器组的写入端口执行回写操作。
[0005]在一个实施例中，一种排程微处理器的寄存器组的写入端口的方法至少包含以下步骤。基于待发射的指令的执行时延时间确定第一时钟周期。基于时延移位器的回写值确定写入端口在第一时钟周期的可用性，其中回写值包含于移位器时延的多个移位器条目当中的一移位器条目中，且每一时钟周期移出多个移位器条目。在时延移位器的回写值指示写入端口于第一时钟周期中可用时，对指令进行解码且发射所述指令。在时延移位器的回写值指示写入端口于第一时钟周期中不可用时，停滞指令。
附图说明
[0006]结合附图阅读以下详细描述会最佳地理解本专利技术的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
[0007]图1为示出根据一些实施例的计算机处理系统的框图；
[0008]图2为示出根据一些实施例的处理器的框图；
[0009]图3A到图3B示出根据一些实施例的时延移位器；
[0010]图3C示出根据一些实施例的旋转缓冲器的框图；
[0011]图4为示出根据一些实施例的基于时延移位器的指令的发射的流程图；
[0012]图5为示出根据一些实施例的基于时延移位器的矢量指令的发射的流程图；
[0013]图6为示出根据一些实施例的第M时钟周期中的指令的发射的流程图；
[0014]图7为示出根据一些实施例的第M时钟周期中的矢量指令的发射的流程图；
[0015]图8为示出根据一些实施例的基于时延移位器和长时延计数器的长时延指令的发射的图；
[0016]图9为示出根据一些实施例的基于时延移位器的除法指令的发射的流程图；
[0017]图10为示出根据一些实施例的基于时延移位器的加载指令的发射的流程图；
[0018]图11为示出根据一些实施例的控制指令流水线的方法的流程图。
[0019]附图标号说明
[0020]10：计算机处理系统；
[0021]100：处理器；
[0022]110：指令提取单元；
[0023]111、I1、I2、I3：指令；
[0024]120、320：发射/解码单元；
[0025]121、171：信号；
[0026]123、500：总线；
[0027]130、330a、330b：时延移位器；
[0028]140：寄存器组；
[0029]150：执行队列；
[0030]151：发射指令/总线；
[0031]160：功能单元模块；
[0032]161：结果数据；
[0033]170：计数器；
[0034]180：数据高速缓冲存储器；
[0035]200：存储器；
[0036]300：输入/输出接口；
[0037]330c：旋转缓冲器；
[0038]400：外围装置；
[0039]D1：方向；
[0040]ex_cnt[x]、ex_cnt[y]：计数器值；
[0041]E[0]、E[N]、E[x]：移位器条目；
[0042]Funit、funit[5]、funit[x]：功能单元值；
[0043]FUNIT_A、FUNIT_B、FUNIT_C：功能单元；
[0044]I4：除法指令；
[0045]I5：加载指令；
[0046]REG_1、REG_M、v5：寄存器；
[0047]Rpt：读取指针/读取点；
[0048]s：步幅值；
[0049]S410、S420、S430、S440、S450、S460、S510、S520、S530、S540、S550、S560、S610、S620、S630、S640、S650、S660、S710、S720、S730、S740、S750、S760、S810、S820、S830、S840、S850、S860、S910、S920、S930、S940、S950、S952、S954、S960、S1010、S1020、S1030、S1050、S1070、S1080、S1110、S1120、S1130、S1140：步骤；
[0050]V1、V2：矢量指令；
[0051]wb_shift、wb_shift[0]、wb_shift[5]、wb_shift[N]、wb_shift[x]、wb_shift[x+1]、wb_shift[x+M]、wb_shift[(x+K):x]、wb_shift[(x+K):(x)]、wb_shift[(x+K+M):(x+M)]：回写值；
[0052]wr_addr、wr_addr[5]、wr_addr[x]：寄存器地址值；
[0053]WR_P1、WR_PK：写入端口；
[0054]wr_size、wr_size[5]、wr_size[x]：回写大小值；
[0055]x：时延；
[0056]y：执行时延时间。
具体实施方式
[0057]以下公开内容提供用于实施本专利技术的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种微处理器，包括：寄存器组，包括写入端口；时延移位器，包括多个移位器条目，所述时延移位器在每一时钟周期移出所述多个移位器条目当中的一移位器条目，其中所述多个移位器条目与一时钟周期相关联，且所述多个移位器条目中的每一个包括回写值，其中所述回写值用于指示在所述时钟周期中所述寄存器组的所述写入端口是否可用于回写操作；解码单元，耦合到所述时延移位器，所述解码单元对指令进行解码且基于所述时延移位器的所述多个移位器条目中的所述回写值发射所述指令；以及至少一个功能单元，耦合到所述解码单元和所述寄存器组，所述至少一个功能单元执行由所述解码单元发射的所述指令且在所述回写值时产生结果数据并提供至所述寄存器组的所述写入端口。2.根据权利要求1所述的微处理器，其中所述时延移位器配置成每一时钟周期移出所述时延移位器的底部移位器条目，其中所述移出操作控制所述寄存器组的所述回写操作。3.根据权利要求1所述的微处理器，其中在所述回写值为第一预定值时，在所述时钟周期中所述寄存器组的所述写入端口不可用于所述回写操作；以及在所述回写值为第二预定值时，在所述时钟周期中所述寄存器组的所述写入端口可用于所述回写操作。4.根据权利要求3所述的微处理器，其中在待发射的第一指令将在第一时钟周期执行第一回写操作且所述时延移位器指示所述寄存器组的所述写入端口于所述第一时钟周期中不可使用时，所述解码单元停滞所述第一指令的发射，以及在待发射的所述第一指令将在所述第一时钟周期执行第一回写操作且所述时延移位器指示所述寄存器组的所述写入端口于所述第一时钟周期中可使用时，所述解码单元发射所述第一指令且将与所述第一时钟周期相关联的所述移位器条目的所述回写值设定成所述第一预定值。5.根据权利要求4所述的微处理器，其中根据所述第一指令的执行时延时间来决定所述第一指令的所述第一时钟周期。6.根据权利要求4所述的微处理器，其中在所述解码单元配置成停滞在所述第一时钟周期时发射所述第一指令时，所述解码单元配置成确定所述寄存器组的所述写入端口在第二时钟周期的可用性，其中所述第二时钟周期在所述第一时钟周期之后。7.根据权利要求1所述的微处理器，还包括：指令提取单元，耦合到所述解码单元，所述指令提取单元配置成将所述指令提供至所述解码单元；以及执行队列，耦合到所述发射/解码单元和所述至少一个功能单元，所述执行队列配置成将发射指令存储到所述执行队列的多个队列条目且将存储在所述执行队列中的所述发射指令提供到所述至少一个功能单元。8.根据权利要求1所述的微处理器，其中
所述寄存器组更包括具有多个寄存器地址的多个寄存器，以及所述时延移位器的所述多个移位器条目中的每一个还包括：寄存器地址值，配置成存储所述多个寄存器地址当中的一寄存器地址以用于所述指令的所述回写操作；以及功能单元值，配置成指示用于执行所述指令的所述至少一个功能单元当中的一功能单元。9.根据权利要求1所述的微处理器，其中使用旋转缓冲器实施所述时延移位器，且所述旋转缓冲器包括：读取指针，配置成指向从所述旋转缓冲器读出数据的地址。10.根据权利要求1所述的微处理器，还包括：长时延计数器，耦合到所述时延移位器，所述长时延计数器配置成每一时钟周期对可设定计数器值进行倒计数，直到所述可设定计数器值达到第一阈值为止，其中所述发射/解码单元进一步配置成基于所述长时延计数器的状态对所述指令进行解码且发射所述指令，在所述长时延计数器的所述状态为忙碌状态且所述指令的执行时延时间大于第二阈值时，所述发射/解码单元配置成停滞所述指令的发射，以及在所述长时延计数器的所述状态为可用状态且所述指令的所述执行时延时间大于所述第二阈值时，根据所述指令的所述执行时延时间设定所述可设定计数器值。11.根据权利要求10所述的微处理器，其中当所述可设定计数器值倒计数到所述第一阈值时，针对所述指令设定所述时延移位器的顶部移位器条目。12.根据权利要求1所述的微处理器，其中所述至少一个功能单元包括加载/存储功能单元，所述加载/存储功能单元配置成：延迟接受信号发送到所述数据高速缓冲存储器，以回应从数据高速缓冲存储器接收到有效数据信号且所述时钟周期中的所述回写值指示所述寄存器组的所述写入端口于所述时钟周期中不可使用时；以及将所述接受信号发送到所述数据高速缓冲存储器，以回应从所述数据高速缓冲存储器接收到所述有效数据信号且所述时钟周期中的所述回写值指示所述寄存器组的所述写入端口于所述时钟周期中可使用时。13.根据权利要求1所述的微处理器，其中所述写入端口包括：多个第一写入端口，所述至少一个功能单元共用所述多个第一写入端口；以及第二写入端口，专用于未知时延指令。14.根据权利要求13所述的微处理器，其中所述时延移位器包括多个第一时延移位器，且所述多个第一时延移位器中的每一个对应于所述多个第一写入端口中的一个。15.根据权利要求14所述的微处理器，其中所述指令为包括多个微操作的矢量指令，以及所述矢量指令的所述多个微操作包含于所述多个第一时延移位器当中的同一第一时延移位器中。
16.根据权利要求1所述的微处理器，其中所述指令为包括多个微操作的矢量指令，以及所述微操作包含于所述时延移位器的连续移位器条目中。17.一种排程微处理器的寄存器组的写入端口的方法，包括：基于待发射的指令的执行时延时间确定第一时钟周期；基于时延移位器的回写值，确定所述写入端口在所述第一时钟周期的可用性，其中...

【专利技术属性】
技术研发人员：陈丁明，
申请(专利权)人：晶心科技股份有限公司，
类型：发明
国别省市：