半导体封装结构及其制备方法技术

本公开提供一种半导体封装结构及其制备方法。该半导体封装结构具有一封装基底、一下元件晶粒、一夹层封装基底以及一上元件晶粒。该下元件晶粒接合到该封装基底。该夹层封装基底位在该下元件晶粒上，并接合到该封装基底。该上元件晶粒接合到该夹层封装基底，且该夹层封装基底形成在该夹层封装基底上。封装基底形成在该夹层封装基底上。封装基底形成在该夹层封装基底上。

【技术实现步骤摘要】
半导体封装结构及其制备方法


[0001]本申请案主张2020年3月27日申请的美国正式申请案第16/832,305号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
[0002]本公开涉及一种半导体封装结构及其制备方法。特别是涉及一种双晶粒半导体封装结构及其制备方法。

技术介绍

[0003]由于各种电子元件的集成密度的不断改善，所以半导体产业经历了持续的增长。此等改善主要是来自最小特征尺寸的不断减小，从而允许将更多元件整合到一给定的芯片面积中。
[0004]因为集成元件所占据的体积基本上在半导体晶圆的表面上，所以这些整合的改善本质上是二维的(2D)。虽然微影技术的显著改善已导致在二维集成电路形成中的显著改进，但是其可在二维所达到的密度仍是有实体上的限制。当二维的缩放(scaling)仍是一些新设计的一选项，但采用利用z方向的三维(3D)封装组合已成为业界研究的重点。在一三维封装结构中，多个半导体晶粒可相互堆叠在其上。结果，一位在较上的半导体晶粒与该三维封装结构的多个输入/输出(I/Os)之间的一信号路径，是长于在一位在较下的半导体晶粒与所述输入/输出之间的一信号路径，因此可延迟位在较上的半导体晶粒的信号传输时间。
[0005]上文的“先前技术”说明仅是提供
技术介绍
，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

[0006]本公开的一实施例提供一种半导体封装结构。该半导体封装结构包括一封装基底；一下元件晶粒，接合到该封装基底；一夹层封装基底，位在该下元件晶粒上，并接合到该封装基底；以及一上元件晶粒，从该夹层封装基底的上方接合到该夹层封装基底。
[0007]在本公开的一些实施例中，该封装基底与该夹层封装基底的一周围部分接合在一起。
[0008]在本公开的一些实施例中，该夹层封装基底垂直地与该下元件晶粒分开设置。
[0009]在本公开的一些实施例中，该半导体封装结构还包括多个电连接件，连接在该夹层封装基底的一周围部分与该封装基底之间。
[0010]在本公开的一些实施例中，该下元件晶粒位在侧向分开设置的所述电连接件之间。
[0011]在本公开的一些实施例中，所述电连接件与该下元件晶粒为侧向分开设置。
[0012]在本公开的一些实施例中，所述电连接件的一高度，是大于从该下元件晶粒的一上表面测量到该封装基底的一上表面的一高度。
[0013]在本公开的一些实施例中，所述电连接件为多个球栅阵列 (ball
‑
grid
‑
array，
BGA)球或多个受控塌陷芯片连接 (controlled
‑
collapse
‑
chip
‑
connection，C4)凸块。
[0014]在本公开的一些实施例中，该半导体封装结构还包括一囊封体 (encapsulant)，囊封该下元件晶粒、该夹层封装基底以及该上元件晶粒。
[0015]在本公开的一些实施例中，在该下元件晶粒与该夹层封装基底之间的一空间，充填有该囊封体。
[0016]在本公开的一些实施例中，该半导体封装结构还包括多个额外的电连接件，设置在该封装基底的一下侧处。
[0017]在本公开的一些实施例中，该半导体封装结构还包括：多个第一导电柱，设置在该下元件晶粒与该封装基底之间；以及多个第二导电柱，设置在该上元件晶粒与该夹层封装基底之间。
[0018]本公开的一实施例提供一种半导体封装结构。该半导体封装结构包括一封装基底；一下元件晶粒，接合到该封装基底；一夹层封装基底，位在该下元件晶粒的上方，其中该夹层封装基底的一周围部分接合到该封装基底，且该夹层封装基底的一覆盖区(footprint area)是大于该下元件晶粒的一覆盖区，并小于该封装基底的一覆盖区；以及一上元件晶粒，接合到该夹层封装基底上。
[0019]在本公开的一些实施例中，该夹层封装基底的该覆盖区是大于该上元件晶粒的一覆盖区。
[0020]本公开的一实施例提供一种半导体封装结构的制备方法。该制备方法包括接合一下元件晶粒到一封装基底上；接合一上元件晶粒到一夹层封装基底上；以及接合该夹层封装基底与该上元件晶粒到该封装基底上，其中该接合的夹层封装基底位在该下元件晶粒与该上元件晶粒之间。
[0021]在本公开的一些实施例中，该制备方法还包括：在接合该夹层封装基底到该封装基底之前，形成多个电连接件在该夹层封装基底的一下侧。
[0022]在本公开的一些实施例中，所述电连接件形成如侧向围绕的一开放区，且当该夹层封装基底接合到该封装基底时，该下元件晶粒位在该开放区中。
[0023]在本公开的一些实施例中，该制备方法还包括：在该夹层封装基底接合到该封装基底之后，以一囊封体囊封该下元件晶粒、该层封装基底以及该上元件晶粒。
[0024]在本公开的一些实施例中，该夹层封装基底被该囊封体的一部分侧向围绕。
[0025]在本公开的一些实施例中，在该下元件晶粒与该夹层封装基底之间的一空间，充填有该囊封体。
[0026]通过设置该夹层封装基底，可提供额外的功率平面(power plane)以及额外的接地平面(ground plane)给该上元件晶粒(top device die)。相较于形成在该封装基底中的该功率平面与该接地平面，在夹层封装基底中的这些额外的功率平面与接地平面可更靠近该上元件晶粒。因此，可通过该夹层封装基底以提供功率及多个参考电压给该上元件晶粒，而该夹层封装基底具有较少的损耗(loss)。据此，可改善上元件晶粒的效能。
[0027]上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属
中
具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
[0028]参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
[0029]图1为依据本公开一些实施例一种半导体封装结构的剖视示意图。
[0030]图2A为如图1所示的该半导体封装结构的顶视示意图。
[0031]图2B为在如图1所示的该半导体封装结构中每一元件晶粒的一主动侧的平面示意图。
[0032]图3为依据本公开一些实施例的如图1所示的该半导体封装结构的制备方法的流程示意图。
[0033]图4A到图4I为在如图1所示的该半导体封装结构的制备流程期间在不同阶段的结构的剖视示意图。
[0034]图5A为依据本公开一些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装结构，包括：一封装基底；一下元件晶粒，接合到该封装基底；一夹层封装基底，位在该下元件晶粒上，并接合到该封装基底；以及一上元件晶粒，从该夹层封装基底的上方接合到该夹层封装基底。2.如权利要求1所述的半导体封装结构，其中，该封装基底与该夹层封装基底的一周围部分接合在一起。3.如权利要求1所述的半导体封装结构，其中，该夹层封装基底垂直地与该下元件晶粒分开设置。4.如权利要求1所述的半导体封装结构，还包括多个电连接件，连接在该夹层封装基底的一周围部分与该封装基底之间。5.如权利要求4所述的半导体封装结构，其中，该下元件晶粒位在侧向分开设置的所述电连接件之间。6.如权利要求4所述的半导体封装结构，其中，所述电连接件与该下元件晶粒为侧向分开设置。7.如权利要求4所述的半导体封装结构，其中，所述电连接件的一高度，是大于从该下元件晶粒的一上表面测量到该封装基底的一上表面的一高度。8.如权利要求4所述的半导体封装结构，其中，所述电连接件为多个球栅阵列球或多个受控塌陷芯片连接凸块。9.如权利要求1所述的半导体封装结构，还包括一囊封体，囊封该下元件晶粒、该夹层封装基底以及该上元件晶粒。10.如权利要求9所述的半导体封装结构，其中，在该下元件晶粒与该夹层封装基底之间的一空间，充填有该囊封体。11.如权利要求1所述的半导体封装结构，还包括多个额外的电连接件，设置在该封装基底的一下侧处。12.如权利要求1所述的半导体封装结构，还包括：多个第一导电柱，设置在该下元件晶粒与该封装基底之间；以及多个第二导电柱，设置在该上元件晶粒与...

【专利技术属性】
技术研发人员：杨吴德，尤俊煌，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：