一种三维存储器及其制造方法技术

本申请提供了一种三维存储器及其制造方法。所述方法包括：提供第一衬底；在所述第一衬底上依次形成牺牲层和叠层结构；形成贯穿所述叠层结构并延伸进入所述牺牲层的沟道结构，所述沟道结构包括存储膜和沟道层；刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜，以暴露部分所述沟道层；依次形成掺杂半导体层和缓冲层，所述掺杂半导体层与所述沟道层接触；对所述缓冲层进行平坦化处理；形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。本申请的三维存储器具有高集成度和增强的可靠性。靠性。靠性。

【技术实现步骤摘要】
一种三维存储器及其制造方法


[0001]本申请涉及半导体制造
，具体地说，本申请涉及一种三维存储器及其制造方法。

技术介绍

[0002]随着电子行业的高速发展，越来越需要高性能低成本的半导体器件。传统的二维或平面存储器的集成度主要由单位存储单元占据的面积来确定。因此，传统的二维存储器的集成度在很大程度上，受到精细图案形成技术的影响。然而，增加图案精细度需要较为昂贵的工艺设备，这对增加二维存储器的集成度造成了很大的局限性。
[0003]为了克服这样的局限性，已经开发了三维存储器，能够在显著地提高存储器件的集成度的情况下，增加存储器件的可靠性。

技术实现思路

[0004]有鉴于此，本申请的主要目的在于提供一种具有增强可靠性的三维存储器及其制造方法。
[0005]为达到上述目的，本申请的技术方案是这样实现的：
[0006]本申请的第一方面提供一种三维存储器的制造方法，所述方法包括：
[0007]提供第一衬底；
[0008]在所述第一衬底上依次形成牺牲层和叠层结构；
[0009]形成贯穿所述叠层结构并延伸进入所述牺牲层的沟道结构，所述沟道结构包括存储膜和沟道层；
[0010]刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜，以暴露部分所述沟道层；
[0011]依次形成掺杂半导体层和缓冲层，所述掺杂半导体层与所述沟道层接触；
[0012]对所述缓冲层进行平坦化处理；
[0013]形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。
[0014]根据本申请的一种实施方式，所述源极触点与所述沟道层接触。
[0015]根据本申请的一种实施方式，所述形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点，包括：
[0016]对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口；
[0017]在所述源极触点开口内填充导电材料以形成源极触点。
[0018]根据本申请的一种实施方式，所述源极触点开口的底面与所述沟道层所在区域重叠的部分的深度小于与所述沟道层所在区域未重叠的部分的深度。
[0019]根据本申请的一种实施方式，所述依次形成掺杂半导体层和缓冲层，包括：
[0020]通过原位生长工艺形成掺杂半导体层；
[0021]在所述掺杂半导体层上沉积形成缓冲层；
[0022]所述掺杂半导体层包括平整部分和延伸进入所述缓冲层的凸出部分。
[0023]根据本申请的一种实施方式，形成掺杂半导体层之前，所述方法还包括：
[0024]对暴露的部分所述沟道层进行离子注入，以形成掺杂沟道层。
[0025]本申请根据本申请的一种实施方式，在形成缓冲层之前，所述方法还包括：
[0026]对所述掺杂沟道层和所述掺杂半导体层进行激活处理，以使所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。
[0027]根据本申请的一种实施方式，在刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜之前，所述方法还包括：
[0028]提供第二衬底，所述第二衬底上形成有外围电路和形成在所述外围电路上的第二键合层；
[0029]所述叠层结构上形成有第一键合层；
[0030]将所述第一键合层和所述第二键合层进行键合。
[0031]根据本申请的一种实施方式，对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口，包括：
[0032]对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口的同时，形成触点开口；
[0033]所述触点开口贯穿所述缓冲层和所述掺杂半导体层。
[0034]根据本申请的一种实施方式，在所述源极触点开口内填充导电材料以形成源极触点，包括：
[0035]在所述触点开口和所述源极触点开口内填充导电材料以形成触点和源极触点；
[0036]所述触点与外围接触件的端部接触。
[0037]本申请的第二方面提供一种三维存储器，包括：
[0038]依次设置的缓冲层、掺杂半导体层和叠层结构；
[0039]沟道结构，所述沟道结构贯穿所述叠层结构并延伸进入所述掺杂半导体层中；所述沟道结构包括存储膜和沟道层；
[0040]贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。
[0041]根据本申请的一种实施方式，所述源极触点与所述沟道层接触。
[0042]根据本申请的一种实施方式，所述源极触点与所述沟道层所在区域重叠的部分的深度小于与所述沟道层所在区域未重叠的部分的深度。
[0043]根据本申请的一种实施方式，所述三维存储器还包括：
[0044]第二衬底，所述第二衬底上形成有外围电路。
[0045]根据本申请的一种实施方式，所述沟道层包括掺杂沟道层，所述掺杂沟道层包括位于所述掺杂半导体层中的部分和位于所述叠层结构中的部分。
[0046]根据本申请的一种实施方式，所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。
[0047]根据本申请的一种实施方式，还包括：贯穿所述缓冲层和所述掺杂半导体层的触点，其中，所述触点和外围接触件的端部接触。
[0048]根据本申请的一种实施方式，所述掺杂半导体层包括平整部分和延伸进入所述缓冲层的凸出部分。
[0049]本申请的第三方面提供一种三维存储器，所述三维存储器包括：
[0050]依次设置的缓冲层、掺杂半导体层、叠层结构和第一键合层；
[0051]沟道结构，所述沟道结构贯穿所述叠层结构并延伸进入所述掺杂半导体层中；所述沟道结构包括存储膜和沟道层；
[0052]贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点；
[0053]第二衬底，所述第二衬底上形成外围电路和所述外围电路上形成有第二键合层；
[0054]所述第一键合层和所述第二键合层之间键合连接。
[0055]根据本申请的一种实施方式，所述源极触点与所述沟道层接触。
[0056]与现有技术相比，本申请的三维存储器的有益效果在于具有高集成度和增强的可靠性。
附图说明
[0057]图1至图12为根据本申请的一些实施例的用于形成三维存储器的制造工艺；
[0058]图13为根据本申请的一种实施方式的示例性三维存储器的截面的侧视图；
[0059]图14为根据本申请的一些实施例的示例性三维存储器的制造方法的流程图；
[0060]图中包括：100
‑
第一半导体结构；101
‑
第一衬底；102
‑
第一键合层；103
‑
牺牲层；104叠层结构；105
‑
导电层；106
‑
绝缘层；107
‑
外围接触件；108
‑
接触件；109
‑
虚拟沟道结构；110
‑
沟道结构；111
‑
沟道层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器的制造方法，其特征在于，所述方法包括：提供第一衬底；在所述第一衬底上依次形成牺牲层和叠层结构；形成贯穿所述叠层结构并延伸进入所述牺牲层的沟道结构，所述沟道结构包括存储膜和沟道层；刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜，以暴露部分所述沟道层；依次形成掺杂半导体层和缓冲层，所述掺杂半导体层与所述沟道层接触；对所述缓冲层进行平坦化处理；形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点。2.如权利要求1所述的三维存储器的制造方法，其特征在于，所述源极触点与所述沟道层接触。3.如权利要求2所述的三维存储器的制造方法，其特征在于，所述形成贯穿所述缓冲层并延伸进入所述掺杂半导体层的源极触点，包括：对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口；在所述源极触点开口内填充导电材料以形成源极触点。4.如权利要求3所述的三维存储器的制造方法，其特征在于，所述源极触点开口的底面与所述沟道层所在区域重叠的部分的深度小于与所述沟道层所在区域未重叠的部分的深度。5.如权利要求1所述的三维存储器的制造方法，其特征在于，所述依次形成掺杂半导体层和缓冲层，包括：通过原位生长工艺形成掺杂半导体层；在所述掺杂半导体层上沉积形成缓冲层；所述掺杂半导体层包括平整部分和延伸进入所述缓冲层的凸出部分。6.如权利要求5所述的三维存储器的制造方法，其特征在于，形成掺杂半导体层之前，所述方法还包括：对暴露的部分所述沟道层进行离子注入，以形成掺杂沟道层。7.如权利要求6所述的三维存储器的制造方法，其特征在于，在形成缓冲层之前，所述方法还包括：对所述掺杂沟道层和所述掺杂半导体层进行激活处理，以使所述掺杂沟道层和所述掺杂半导体层的掺杂浓度相同。8.如权利要求1所述的三维存储器的制造方法，其特征在于，在刻蚀去除所述第一衬底和所述牺牲层以及部分所述存储膜之前，所述方法还包括：提供第二衬底，所述第二衬底上形成有外围电路和形成在所述外围电路上的第二键合层；所述叠层结构上形成有第一键合层；将所述第一键合层和所述第二键合层进行键合。9.如权利要求3所述的三维存储器的制造方法，其特征在于，对所述缓冲层和所述掺杂半导体层进行刻蚀以形成源极触点开口，包括：对所述缓冲层...

【专利技术属性】
技术研发人员：张坤，周文犀，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：