一种SET检测电路、方法和芯片技术

本发明专利技术公开了一种SET检测电路、方法和芯片，锁定检测模块输入端分别连接有clk0和clk360，锁定检测模块输出端连接有lock_l0；差分时钟判决电路的反相器和传输门的输入端分别连接有两个差分信号，两个差分信号为一对互补的差分信号，反相器和传输门的输出端连接异或门输入端，异或门输出端连接触发器的d端口；触发器的ck端口连接有clk0；触发器的rstb端口连接锁定检测模块输出端；触发器的q端口与与非门第一输入端连接，与非门的第二输入端连接有tie_high，与非门的输出端连接有lock_l1。既保留了常态电路中的锁定检测功能，还能够检测压控延迟线中出现的两种特殊的SET响应。压控延迟线中出现的两种特殊的SET响应。压控延迟线中出现的两种特殊的SET响应。

【技术实现步骤摘要】
一种SET检测电路、方法和芯片


[0001]本专利技术属于抗辐射加固领域，涉及一种SET检测电路、方法和芯片。

技术介绍

[0002]延迟锁相环(Delay locked loop,DLL)是锁相环(Phase locked loop,PLL)中的一类，广泛运用于微处理器、存储器接口、通信芯片上的时钟分布网络中。DLL是为了时钟分布和数据同步的应用特殊设计的，在这些应用中不需要进行倍频和时钟综合，因此，DLL由于更好的稳定性和更低的抖动而比PLL更受青睐。其主要由鉴相器，电荷泵，低通滤波器和压控延迟线几个模块组成，鉴相器通过比较输入参考时钟和压控延迟线产生的反馈时钟的相位差，产生不断调节的开关信号，以此控制电荷泵的充放电，调节输出控制电压，该电压经过低通滤波器滤波之后形成稳定的控制信号，进而调整压控延迟线的延时，最终达到锁定状态。
[0003]单粒子瞬态(Single event transient,SET)指的是高能粒子入射集成电路中的敏感节点时，产生大量的自由载流子通过漂移和扩散，引起的节点电压的扰动。随着集成电路加工尺寸的不断降低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SET检测电路，其特征在于，包括锁定检测模块和差分时钟判决电路；锁定检测模块输入端分别连接有clk0和clk360，锁定检测模块输出端连接有lock_l0；差分时钟判决电路包括第一反相器、传输门、异或门、第一触发器和第一与非门，第一反相器和传输门的输入端分别连接有两个差分信号，两个差分信号为一对互补的差分信号，反相器和传输门的输出端连接异或门输入端，异或门输出端连接第一触发器的d端口；第一触发器的ck端口连接有clk0；第一触发器的rstb端口连接锁定检测模块输出端；第一触发器的q端口与第一与非门第一输入端连接，第一与非门的第二输入端连接有tie_high，第一与非门的输出端连接有lock_l1。2.根据权利要求1所述的SET检测电路，其特征在于，锁定检测模块包括第二缓冲器、第三缓冲器、第二触发器、第三触发器、第二与非门、第二反相器和第三与非门；clk0分为两路，一路和第三触发器的d端口连接，另一路通过第二缓冲器与第二触发器的ck端口连接；clk360分为两路，一路和第二触发器的d端口连接，另一路通过第三缓冲器与第三触发器的ck端口连接；第二触发器和第三触发器的rstb端口均连接有rstb，第二触发器和第三触发器的q端口分别连接第二与非门的两个输入端；第二与非门的输出端与第二反相器的输入端连接，第二反相器的输出端与第三与非门的其中一个输入端连接，第三与非门的另一个输入端连接有lock_en，第三与非门的输出端与lock_l0连接。3.根据权利要求1所述的SET检测电路，其特征在于，异或门输出端和第一触发器的d端口之间连接有第一缓冲器。4.根据权利要求1所述的SET检测电路，其特征在于，差分时钟判决电路为多组，每组之间成对互补的差分信号错开设置。5.一种基于权利要求1
‑
4任意一项所述电路的SET检测方法，其...

【专利技术属性】
技术研发人员：史柱，赵雁鹏，杨博，王斌，蒋轶虎，刘文平，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：