用于存储器器件的页缓冲器中的数据读取的时钟信号返回方案制造技术

在某些方面中，一种电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。时钟信号。时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】用于存储器器件的页缓冲器中的数据读取的时钟信号返回方案

技术介绍

[0001]本公开涉及存储器器件及其操作。
[0002]闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。

技术实现思路

[0003]在一个方面中，一种电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
[0004]在另一方面中，一种系统包括存储器器件，存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
[0005]在又一方面中，一种存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
[0006]在再一方面中，公开了一种用于操作存储器器件的方法。存储器器件包括页缓冲器。接收读取指令。获得读取指令中的页缓冲器的地址。基于地址确定第一时钟信号中的周期的数量的奇偶性。第一时钟信号由页缓冲器的第一部分接收。基于奇偶性设置第一时钟返回信号的起始电平。第一时钟返回信号由页缓冲器的第一部分响应于接收到第一时钟信号而返回。
附图说明
[0007]并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
[0008]图1示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
[0009]图2A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
[0010]图2B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
[0011]图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件的示意图。
[0012]图4示出了根据本公开的一些方面的包括NAND存储器串的示例性存储器单元阵列的截面的侧视图。
[0013]图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器器件的块图。
[0014]图6示出了根据本公开的一些方面的包括多个存储器面的示例性存储器器件的块图。
[0015]图7示出了根据本公开的一些方面的包括具有多个部分的页缓冲器和耦合到页缓冲器的多个部分的时钟路径的存储器面的示例性布局。
[0016]图8示出了耦合到页缓冲器的多个部分以用于合并时钟返回信号的时钟路径的电路图。
[0017]图9示出了由图8中的时钟路径实施的时钟信号返回方案的时序图。
[0018]图10示出了根据本公开的一些方面的示例性时钟电平设置模块和示例性时钟路径的电路图，它们均耦合到页缓冲器的多个部分以用于合并时钟返回信号。
[0019]图11示出了根据本公开的一些方面的由图10中的时钟路径实施的示例性时钟信号返回方案的时序图。
[0020]图12示出了根据本公开的一些方面的基于读取指令中的页缓冲器的地址确定时钟返回信号的起始电平的示例性方案。
[0021]图13示出了根据本公开的一些方面的用于操作存储器器件的示例性方法的流程图。
[0022]将参考附图描述本公开的各个方面。
具体实施方式
[0023]尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
[0024]一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语
同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
[0025]一些存储器器件(例如，NAND闪存存储器器件)可以在页级执行读取操作，即同时读取同一选定页中的所有存储器单元。页缓冲器由NAND闪存存储器器件使用，以用于在读取操作中缓冲存储器单元阵列与数据总线之间的读出数据。某一存储器面的页缓冲器被划分为多个部分(例如，四个四等分区)，多个部分中的每一个具有其自己的时钟路径和数据路径，这些时钟路径和数据路径最终合并在一起以NAND闪存存储器器件输出。
[0026]由于NAND闪存存储器器件以非常高的频率工作，因此为了跟踪读出数据，根据时钟信号返回方案(也称为，波管线结构)，将列地址发送到存储器面的时钟信号将与读取数据一起作为时钟返回信号返回。由于在从当前选择四等分区的数据读取完成时，页缓冲器需要切换，因此返回时钟信号也需要从四等分区切换到四等分区。然而，由于不同四等分区之间的工艺和操作条件变化(例如，工艺、电压、温度等)的原因，传输每个时钟返回信号的持续时间也变化。因此，合并来自四个页缓冲器四等分区的时钟返回信号是有挑战性的。
[0027]根据一些已知的时钟信号返本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种电路，包括：页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。2.根据权利要求1所述的电路，其中，为了设置所述第一时钟返回信号的所述起始电平，所述时钟电平设置模块被配置为基于与所述第一时钟信号相关联的所述页缓冲器的地址来确定所述第一时钟信号中的所述周期的数量的奇偶性，并且基于所述奇偶性来设置所述第一时钟返回信号的所述起始电平。3.根据权利要求2所述的电路，其中，所述地址在读取指令中。4.根据权利要求2或3所述的电路，其中，所述时钟路径包括被配置为合并所述多个时钟返回信号的OR门或NAND门。5.根据权利要求4所述的电路，其中，所述时钟电平设置模块还被配置为基于所述奇偶性以及所述时钟返回信号是由所述OR门还是由所述NAND门合并来设置所述第一时钟返回信号的所述起始电平。6.根据权利要求5所述的电路，其中，响应于所述时钟路径包括所述OR门，所述第一时钟返回信号的结束电平为低，并且响应于所述时钟路径包括所述NAND门，所述第一时钟返回信号的所述结束电平为高。7.根据权利要求4
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6中的任何一项所述的电路，其中，所述时钟电平设置模块还被配置为响应于所述时钟路径包括所述OR门，将所述多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于所述时钟路径包括所述NAND门，将所述第二时钟返回信号的所述起始电平设置为高，所述第二时钟返回信号紧接着所述第一时钟返回信号返回。8.根据权利要求1
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7中的任何一项所述的电路，其中，所述页缓冲器的每个部分包括分频器，所述分频器被配置为接收相应的时钟信号，并且基于所述时钟信号生成相应的时钟返回信号。9.根据权利要求8所述的电路，其中，每个分频器包括耦合到所述时钟电平设置模块的触发器，所述触发器包括接收所述相应的时钟信号的时钟输入以及从所述时钟电平设置模块接收设置/复位信号的设置/复位输入。10.根据权利要求1
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9中的任何一项所述的电路，其中，所述第一时钟返回信号的占空比为50％。11.根据权利要求1
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10中的任何一项所述的电路，其中，所述第一时钟信号中的所述周期的数量对应于在所述页缓冲器的对应部分中用所述第一时钟信号传送的数据单元的数量。12.一种系统，包括：存储器器件，所述存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到所述存储器单元阵列并且被配置为对所述存储器单元阵列执行读取操作以读取存储的数
据的外围电路，所述外围电路包括：页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。13.根据权利要求12所述的系统，还包括存储器控制器，所述存储器控制器耦合到所述存储器器件，并且被配置为将读取指令提供到所述外围电路以控制所述读取操作。14.根据权利要求13所述的系统，还包括耦合到所述存储器控制器并且被配置为接收读取数据的主机。15.根据权利要求13或14所述的系统，其中，为了设置所述第一时钟返回信号的所述起始电平，所...

【专利技术属性】
技术研发人员：谢姝，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：