本发明专利技术提出了一种提升ATE设备芯片测试速度的方法、装置，适用于包括主控板、背板和业务板的系统中，主控板上配置有测试程序；获取待加速数据；测试程序根据待加速数据在预设的重构区逻辑库中选取相应的加速逻辑，选取空闲可重构区信息，构成重构指令；通过背板将重构指令由主控板传递至业务板；FPGA解析重构指令，预设的重构控制器根据空闲可重构区信息查找空闲可重构区，将加速逻辑配置重构到空闲可重构区，得到加速逻辑区；通过加速逻辑区处理待加速数据，获取加速计算结果并发送至测试程序。本发明专利技术利用FPGA动态局部重构功能来实现对空闲状态的逻辑资源的使用，未增加额外的硬件成本即可实现待加速数据的处理，提升了芯片测试的速度。试的速度。试的速度。
【技术实现步骤摘要】
一种提升ATE设备芯片测试速度的方法、装置
[0001]本专利技术涉及芯片测试领域，特别涉及一种提升ATE设备芯片测试速度的方法、装置。
技术介绍
[0002]ATE(Automatic Test Equipment)是自动测试设备，它是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。半导体芯片测试机用于检测集成电路的功能和性能的完整性，是集成电路生产制造流程中确保集成电路品质的重要设备。测试系统最基本的要求是自身保证测试功能的快速性、可靠性和稳定性。其中快速性尤为重要。
[0003]随着集成电路复杂度的提高，其测试复杂度也随之日益提高，大规模集成电路往往会要求几百次的电压、电流和时序的测试以及百万次的功能测试步骤以保证器件的完全正确，这也使得芯片的测试成本越来越高，一些器件的测试成本甚至占到芯片成本的绝大部分比例。因此如何提升芯片的测试速度是半导体测试机行业的共同课题。
[0004]在集成电路测试过程中，软件不仅需要生成激励数据，调度和控制各业务板上的功能，而且需要对被测芯片反馈数据进行统计、分析并判断被测芯片的测试结果，如果被测芯片判定失效，还需要利用CPU根据芯片反馈数据进行失效分析。对芯片的测试以及对待加速数据的处理，给CPU带来了极大的负担，严重影响了芯片测试的速度。与此同时，受当前CPU处理器的性能限制，大大增加了集成电路的测试时间，特别是在多芯片并行测试时，处理器的计算性能甚至会导致随着并测芯片数量的增加测试时间成倍的增加。
[0005]使用ATE设备测试芯片过程中在测试激励生成，待加速数据分析，待加速数据处理等环节有大量的复杂计算工作，传统的测试机这些计算工作是由主控系统的计算机来完成的，不仅会给主控计算机带来很大的计算负担，而且因计算机性能有限，大大降低了ATE设备测试芯片的速度，尤其是在多芯片并行测试的场景下，其计算的性能给ATE测试速度带来的影响更大。
[0006]现有技术中，为缓解CPU的测试压力，往往通过外接服务里处理待加速数据。在每个业务板上外接一个服务器，由服务器处理待加速数据并反馈给主控板上的CPU。虽一定程度上缓解了CPU的测试压力，提升了芯片测试的时间，但每个业务板都需要外接一台服务器，大大增加了芯片测试的硬件成本和运行成本。
[0007]由此，需要有一种更好的方案来提升芯片的测试速度。
技术实现思路
[0008]有鉴于此，本专利技术提出了一种提升ATE设备芯片测试速度的方法、装置，具体方案如下：
[0009]一种提升ATE设备芯片测试速度的方法，适用于包括主控板、背板和业务板的系统中，所述主控板上配置有测试程序，所述业务板上配置有FPGA，被测芯片设置在DUT板上，所
述DUT板连接所述业务板；
[0010]所述方法包括计算加速逻辑区重构：
[0011]获取待加速数据；
[0012]所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，根据所述加速逻辑选取空闲可重构区信息，所述空闲可重构区信息和所述加速逻辑构成重构指令；
[0013]通过所述背板将所述重构指令由所述主控板传递至所述业务板；
[0014]所述FPGA获取并解析所述重构指令，预设的重构控制器根据所述空闲可重构区信息查找相应的空闲可重构区，将所述加速逻辑配置到所述空闲可重构区，得到加速逻辑区；其中，所述空闲可重构区为处于空闲状态下的可重构区，所述可重构区上配置有原业务功能逻辑；
[0015]通过所述加速逻辑区执行所述加速逻辑处理所述待加速数据，获取加速计算结果并发送至所述测试程序。
[0016]在一个具体实施例中，所述方法还包括原业务功能逻辑恢复：
[0017]所述测试程序获取所述加速计算结果后，所述加速逻辑区处于空闲状态；
[0018]所述重构控制器监测到所述加速逻辑区处于空闲状态，恢复所述可重构区的原业务功能逻辑，并保留功能逻辑。
[0019]在一个具体实施例中，所述重构控制器设置有监视单元和重构控制单元；
[0020]所述监视单元实时监测所述可重构区的状态，所述状态包括原业务功能逻辑工作状态、加速逻辑工作状态以及空闲状态；
[0021]当监测到所述可重构区处于空闲状态下时，所述可重构区被记录为空闲可重构区，所述监视单元生成空闲可重构区信息，将所述空闲可重构区信息传递至所述测试程序；
[0022]在进行所述原业务功能逻辑恢复时，所述重构控制单元恢复所述可重构区的原业务功能逻辑，并保留功能逻辑；
[0023]在进行所述计算加速逻辑区重构时，所述重构控制单元根据重构指令查找空闲可重构区，并将加速逻辑配置到所述空闲可重构区，得到加速逻辑区。
[0024]在一个具体实施例中，“所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，选取空闲可重构区信息”具体包括：
[0025]所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，预估所述加速逻辑所需的逻辑资源和占用时间；
[0026]根据所述逻辑资源和所述占用时间查找合适的空闲可重构区信息；
[0027]判断所述空闲可重构区信息与所述加速逻辑是否匹配，
[0028]若否，则重新查找合适的空闲可重构区信息；
[0029]若是，则记录所述空闲可重构区信息。
[0030]在一个具体实施例中，所述主控板通过所述背板连接多个所述业务板；
[0031]所述测试程序通过分析、提取、收集芯片测试过程中需要进行计算加速的数据，得到所述待加速数据；
[0032]所述待加速数据包括激励数据、所述被测芯片产生的测试数据以及反馈数据。
[0033]在一个具体实施例中，所述重构区逻辑库中包括测试激励数据生成加速逻辑、测
试反馈数据统计加速逻辑、测试反馈数据分析加速逻辑、加速计算结果判断加速逻辑、加速计算结果统计加速逻辑、测试失效分析加速逻辑；
[0034]所述空闲可重构区信息包括可重构区的地址、可重构区的逻辑资源以及空闲时间。
[0035]在一个具体实施例中，所述测试程序还包括：
[0036]获取并记录各个所述业务板上的空闲可重构区信息，并根据所述监视单元的反馈实时更新所述空闲可重构区信息；
[0037]存储所有的所述加速逻辑和所述原业务功能逻辑。
[0038]一种提升ATE设备芯片测试速度的装置，适用于上述所述的一种提升ATE设备芯片测试速度的方法，装置包括主控板、背板和业务板，被测芯片设置在DUT板上，所述DUT板连接所述业务板，所述主控板配置有测试程序，所述业务板配置有FPGA；
[0039]在计算加速逻辑区重构时，所述装置具体包括，
[0040]主控板：用于获取待加速数据，所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，根据所述加速逻辑本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种提升ATE设备芯片测试速度的方法，其特征在于，适用于包括主控板、背板和业务板的系统中，所述主控板上配置有测试程序，所述业务板上配置有FPGA，被测芯片设置在DUT板上，所述DUT板连接所述业务板；所述方法包括计算加速逻辑区重构：获取待加速数据；所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，根据所述加速逻辑选取空闲可重构区信息，所述空闲可重构区信息和所述加速逻辑构成重构指令；通过所述背板将所述重构指令由所述主控板传递至所述业务板；所述FPGA获取并解析所述重构指令，预设的重构控制器根据所述空闲可重构区信息查找相应的空闲可重构区，将所述加速逻辑配置到所述空闲可重构区，得到加速逻辑区；其中，所述空闲可重构区为处于空闲状态下的可重构区，所述可重构区上配置有原业务功能逻辑；通过所述加速逻辑区执行所述加速逻辑处理所述待加速数据，获取加速计算结果并发送至所述测试程序。2.根据权利要求1所述的方法，其特征在于，所述方法还包括原业务功能逻辑恢复：所述测试程序获取所述加速计算结果后，所述加速逻辑区处于空闲状态；所述重构控制器监测到所述加速逻辑区处于空闲状态时，恢复所述可重构区的原业务功能逻辑，并保留功能逻辑。3.根据权利要求2所述的方法，其特征在于，所述重构控制器设置有监视单元和重构控制单元；所述监视单元实时监测所述可重构区的状态，所述状态包括原业务功能逻辑工作状态、加速逻辑工作状态以及空闲状态；当监测到所述可重构区处于空闲状态下时，所述可重构区被记录为空闲可重构区，所述监视单元生成空闲可重构区信息，并将所述空闲可重构区信息传递至所述测试程序；在进行所述原业务功能逻辑恢复时，所述重构控制单元恢复所述可重构区的原业务功能逻辑，并保留功能逻辑；在进行所述计算加速逻辑区重构时，所述重构控制单元根据重构指令查找空闲可重构区，并将加速逻辑配置到所述空闲可重构区，得到加速逻辑区。4.根据权利要求2所述的方法，其特征在于，“所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，选取空闲可重构区信息”具体包括：所述测试程序根据所述待加速数据的类型在预设的重构区逻辑库中选取相应的加速逻辑，预估所述加速逻辑所需的逻辑资源和占用时间；根据所述逻辑资源和所述占用时间查找合适的空闲可重构区信息；判断所述空闲可重构区信息与所述加速逻辑是否匹配，若否，则重新查找合适的空闲可重构区信息；若是，则记录所述空闲可重构区信息。5.根据权利要求2所述的方法，其特征在于，所述主控板通过所述背板连接多个所述业务板；
所述测试程序通过分析、提取、收集芯片测试过程中需要进行计算加速的数据，得到所述待...
【专利技术属性】
技术研发人员：邬刚，陈永，
申请(专利权)人：杭州加速科技有限公司，
类型：发明
国别省市：
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