数据样本传输方案及相关系统、方法和设备技术方案

本发明专利技术描述了一种缓冲器接口、数据传输方法和计算系统，其中缓冲器接口可被配置用于向和从限定在存储器中的帧缓冲器传送数据样本。可配置的缓冲器接口和帧缓冲器提供与许多应用一起使用的灵活且可扩展的平台。

【技术实现步骤摘要】
【国外来华专利技术】数据样本传输方案及相关系统、方法和设备优先权声明本申请要求于2019年1月25日提交的名称为“DataSamplesTransportScheme,andRelatedSystems,MethodsandDevices”的美国专利申请序列号16/258,171的提交日期的权益，该专利申请的内容和公开内容据此全文以引用方式并入本文。
本公开整体涉及数字信号处理，并且一些实施方案更具体地涉及将数据样本移动到数字信号处理器的系统存储器以及从数字信号处理器的系统存储器移动数据样本。
技术介绍
数字信号处理器(DSP)是为数字信号处理而优化的微处理器。在典型的使用情况下，源信号从模拟转换为数字，由DSP进行数字处理，然后转换回模拟。对于许多应用，DSP需要对许多数据样本快速执行大量操作(例如，就每秒操作或每秒处理的数据样本而言)，并且需要大的存储带宽用于它们的计算。为了满足特定应用的要求，DSP平台通常针对特定应用或应用类别进行定制。一些应用需要DSP以及微控制器两者，例如马达控制和电源、音频处理、视频处理、无线信号滤波、用于软件定义的无线电调制解调器的预处理信号。每个DSP平台本身可涉及影响数据总线带宽的标准和协议。例如，DSP平台使用多种总线架构和接口协议，诸如APB(高级外设总线)、AMBA(高级微控制器总线架构)、AXI(高级可扩展接口)、AHB(AMBA高性能总线或“AMBA2”)等。此外，应用系列内的DSP通常使用并设计用于某些算法来处理数据样本并使用特定数据帧大小来操作。使用DSP平台的应用越来越需要与多种系统进行交互。这些系统可使用多种样本宽度和采样率。附图说明虽然本公开以特别指出并清楚地要求保护具体实施方案的权利要求书作为结尾，但当结合附图阅读时，通过以下描述可更容易地确定本公开范围内的实施方案的各种特征和优点，在附图中：图1A为根据本公开的一个或多个实施方案的数据传输系统的功能框图。图1B为可用于图1A的数据传输方案的计算系统的简化框图。图1C为根据本公开的一个或多个实施方案的帧缓冲器接口的功能框图。图2A为根据本公开的一个或多个实施方案的上行链路处理机(handler)的系统的功能框图。图2B为根据本公开的一个或多个实施方案的下行链路处理机的系统的功能框图。图3A示出了根据本公开的一个或多个实施方案的用于从不同来源接收的数据样本的上行链路信道处理过程的流程图。图3B示出了根据本公开的一个或多个实施方案的用于存储在公用存储器中的数据样本组的上行链路信道处理过程的流程图。图3C示出了用于存储在帧缓冲器中的经处理的数据样本的下行链路信道处理过程的流程图。图4A示出了根据本公开的一个或多个实施方案的存储器中的帧缓冲器区域的示例性存储器映射。图4B示出了根据本公开的一个或多个实施方案的上行链路信道配置参数的表，该上行链路信道配置参数可被确定并存储在信道配置寄存器中，然后用于移动数据样本。图5示出了根据本公开的一个或多个实施方案的设置过程的流程图，该设置过程用于在存储器中分配帧缓冲器并初始化用于缓冲器接口的配置寄存器以处理用于上行链路的数据样本的移动和用于下行链路的经处理的数据样本的移动。图6示出了存储器中的第一帧缓冲器区域和第二帧缓冲器区域的示例性存储器映射。图7示出了根据本公开的一个或多个实施方案的在使用帧缓冲器对的上行链路期间移动的示例性数据的时序图。图8示出了根据本公开的一个或多个实施方案的在存储器的帧缓冲器区域中分配的帧缓冲器区域的链接列表的存储器映射。图9示出了根据本公开的一个或多个实施方案的被配置用于音频数据传输的音频系统。具体实施方式在以下详细描述中，参考了形成其一部分的附图，并且在附图中以举例的方式示出了可实践本公开的具体示例性实施方案。充分详细地描述了这些实施方案，以使本领域的普通技术人员能够实践本公开。然而，可利用其他实施方案，并且可在不脱离本公开的范围的情况下进行结构、材料和过程的变化。本文所呈现的图示并不旨在为任何特定方法、系统、设备或结构的实际视图，而仅仅是用于描述本公开的实施方案的理想化表示。本文所呈现的附图未必按比例绘制。为了读者的方便，各附图中的类似结构或部件可保持相同或相似的编号；然而，编号的相似性并不意味着该结构或部件在尺寸、组成、配置或任何其他属性方面必须是相同的。容易理解的是，如本文整体描述的和附图中示出的实施方案的部件可以各种不同的配置来布置和设计。因此，对各种实施方案的以下描述并不旨在限制本公开的范围，而是仅代表各种实施方案。虽然实施方案的各个方面可在附图中呈现，但是附图未必按比例绘制，除非特别指明。以下描述可包括示例以帮助本领域的普通技术人员实践本专利技术所公开的实施方案。使用术语“示例性的”、“通过示例”和“例如”是指相关描述是说明性的，虽然本公开的范围旨在涵盖示例和法律等同形式，但使用此类术语并不旨在将实施方案或本公开的范围限制于指定的部件、步骤、特征或功能等。因此，除非本文另有说明，否则所示出和描述的特定实施方式仅是示例，并且不应被解释为是实施本公开的唯一方式。元件、电路和功能可以框图形式示出，以便不以不必要的细节模糊本公开。相反，所示出和描述的特定实施方式仅为示例性的，并且不应理解为实施本公开的唯一方式，除非本文另外指明。另外，块定义和各个块之间逻辑的分区是特定实施方式的示例。对于本领域的普通技术人员将显而易见的是，本公开可通过许多其他分区解决方案来实践。在大多数情况下，已省略了关于定时考虑等的细节，其中此类细节不需要获得本公开的完全理解，并且在相关领域的普通技术人员的能力范围内。本文所述的信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，可在整个说明书中参考的数据、指令、命令、信息、信号、比特和符号可由电压、电流、电磁波、磁场或粒子、光场或粒子或者它们的任何组合来表示。为了清晰地呈现和描述，一些附图可以将信号示出为单个信号。本领域普通技术人员应当理解，信号可表示信号的总线，其中该总线可具有各种位宽度，并且本公开可在任何数量的包括单个数据信号的数据信号上实现。应当理解，本文中使用名称诸如“第一”、“第二”等对元件的任何提及不限制这些元件的数量或顺序，除非明确说明此类限制。相反，这些名称在本文中用作区分两个或更多个元件或者一个元件的两个或更多个实例的便利方法。因此，对第一元件和第二元件的提及并不意味着只能使用两个元件，或者第一元件必须以某种方式在第二元件之前。而且，除非另有说明，否则一组元件可包括一个或多个元件。同样地，有时以单数形式提及的元件也可包括元件的一个或多个实例。结合本文公开的实施方案描述的各种例示性逻辑块、模块和电路可用被设计成执行本文所述的功能的通用处理器、专用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件或者其任何组合来实现本文档来自技高网...

【技术保护点】
1.一种将数据移入和移出存储器的方法，包括：/n确定与嵌入式系统的活动通信信道相关联的处理帧参数和数据采样参数；/n响应于所述处理帧参数和所述数据采样帧参数中的一者或多者来分配所述存储器的帧缓冲器区域；/n将输入行缓冲器配置为通过将所述输入行缓冲器可操作地耦合到所述帧缓冲器区域的互连器进行通信；/n在由帧缓冲器输入指针指向的输入位置处将数据样本从所配置的输入行缓冲器移动到所分配的帧缓冲器区域；/n检测所分配的帧缓冲器区域的帧缓冲器已满；以及/n响应于所述检测，通知处理系统所移动的数据样本在所述帧缓冲器处可用。/n

【技术特征摘要】
【国外来华专利技术】20190125 US 16/258,1711.一种将数据移入和移出存储器的方法，包括：
确定与嵌入式系统的活动通信信道相关联的处理帧参数和数据采样参数；
响应于所述处理帧参数和所述数据采样帧参数中的一者或多者来分配所述存储器的帧缓冲器区域；
将输入行缓冲器配置为通过将所述输入行缓冲器可操作地耦合到所述帧缓冲器区域的互连器进行通信；
在由帧缓冲器输入指针指向的输入位置处将数据样本从所配置的输入行缓冲器移动到所分配的帧缓冲器区域；
检测所分配的帧缓冲器区域的帧缓冲器已满；以及
响应于所述检测，通知处理系统所移动的数据样本在所述帧缓冲器处可用。


2.根据权利要求1所述的方法，其中分配所述存储器的帧缓冲器区域包括：
分配至少两个帧缓冲器，所述至少两个帧缓冲器包括第一帧缓冲器和第二帧缓冲器；
将所述至少两个帧缓冲器与所述活动通信信道中的相应不同通信信道相关联；以及
确定并存储所述至少两个帧缓冲器的所述处理帧参数。


3.根据权利要求2所述的方法，其中确定并存储所述至少两个帧缓冲器的所述处理帧参数包括：
计算至少两个处理帧持续时间，所述至少两个处理帧持续时间包括第一处理帧持续时间和第二处理帧持续时间；
分配被配置为指向所述第一帧缓冲器的第一帧缓冲器输入指针；
分配被配置为指向所述第二帧缓冲器的第二帧缓冲器输入指针；
存储所述第一处理帧持续时间、第一帧缓冲器输入指针和第一采样率；以及
存储所述第二处理帧持续时间、第二帧缓冲器输入指针和第二采样率。


4.根据权利要求3所述的方法，其中计算至少两个处理帧持续时间包括响应于第一采样率和目标样本数量来计算所述第一处理帧持续时间，以及响应于第二采样率和所述目标样本数量来计算所述第二处理帧持续时间。


5.根据权利要求2所述的方法，还包括处理移动到所述帧缓冲器区域的所述数据样本。


6.根据权利要求1所述的方法，其中在由所述帧缓冲器输入指针指向的输入位置处将所述数据样本从所述输入行缓冲器移动到所述帧缓冲器区域包括：
请求对所述帧缓冲器区域处的所述输入位置的写入访问；
将所述数据样本和所述输入位置提供给将所述行缓冲器可操作地耦合到所述帧缓冲器区域的所述互连器；以及
在所述帧缓冲器区域的所述输入位置处接收所述数据样本。


7.根据权利要求6所述的方法，其中在由所述输入指针指向的输入位置处将所述数据样本从所述输入行缓冲器移动到所述帧缓冲器区域还包括：
将数据样本从所述输入行缓冲器中的第一行缓冲器移动到所分配的帧缓冲器区域的第一帧缓冲器；以及
将数据样本从所述输入行缓冲器中的第二行缓冲器移动到所分配的帧缓冲器区域的第二帧缓冲器。


8.根据权利要求1所述的方法，其中检测所述帧缓冲器区域的至少一个帧缓冲器已满包括：
响应于将数据样本从所述输入行缓冲器中的行缓冲器移动到所述至少一个帧缓冲器而递增样本计数；以及
检测所述样本计数等于或大于预定义的样本计数。


9.根据权利要求1所述的方法，其中分配所述存储器的帧缓冲器区域包括：
分配两对帧缓冲器，所述两对帧缓冲器包括第一对帧缓冲器和第二对帧缓冲器；以及
确定并存储至少两对帧缓冲器的配置参数。


10.根据权利要求9所述的方法，还包括在将数据从所述行缓冲器移动到所述第一对帧缓冲器中的一个帧缓冲器的同时，处理所述第一对帧缓冲器中的另一个帧缓冲器的内容。


11.根据权利要求9所述的方法，其中确定并存储所述至少两对帧缓冲器的配置参数包括：
计算至少两个处理帧持续时间，所述至少两个处理帧持续时间包括第一处理帧持续时间和第二处理帧持续时间；
分配被配置为指向所述第一对帧缓冲器处的位置的第一对帧缓冲器输入指针；
分配被配置为指向所述第二对帧缓冲器处的位置的第二对帧缓冲器输入指针；
将所述第一对帧缓冲器与第一对行缓冲器、所述第一处理帧持续时间、所述第一对帧缓冲器输入指针和第一采样率相关联；以及
将所述第二对帧缓冲器与第二对行缓冲器、所述第二处理帧持续时间、第二对帧缓冲器输入指针和第二采样率相关联。


12.根据权利要求9所述的方法，其中在由输入指针指向的输入位置处将数据样本从所述输入行缓冲器移动到所述帧缓冲器区域包括：
在由所述第一对帧缓冲器输入指针指向的位置处将数据样本从所述输入行缓冲器移动到所述第一对帧缓冲器中的帧缓冲器；
响应于所述第一对帧缓冲器中的所述帧缓冲器已满，指向所述第一对帧缓冲器输入指针以指向所述第一对帧缓冲器中的另一个帧缓冲器处的位置；以及
在由所述第一对帧缓冲器输入指针指向的所述另一个帧缓冲器的位置处将数据样本从所述输入行缓冲器移动到所述第一对帧缓冲器中的所述另一个帧缓冲器。


13.根据权利要求12所述的方法，其中计算至少两个处理帧持续时间包括：
响应于第一采样率和目标样本数量来计算所述第一处理帧持续时间，以及响应于第二采样率和所述目标样本数量来计算所述第二处理帧持续时间，并且
其中所述第一处理帧持续时间用于处理存储在所述第一对帧缓冲器中的样本，并且所述第二处理帧持续时间用于处理存储在所述第二对帧缓冲器中的样本。


14.根据权利要求12所述的方法，其中将所述行缓冲器配置为通过将所述行缓冲器可操作地耦合到所述帧缓冲器区域的所述互连器进行通信包括配置所述行缓冲器以将数据样本的位打包到数据帧的位位置中。


15.根据权利要求1所述的方法，还包括：
将输出行缓冲器配置为通过可操作地耦合到所述输出行缓冲器的一个或多个互连器进行通信；
在由输出指针指向的输出位置处将经处理的数据样本从所述帧缓冲器区域移动到所述输出行缓冲器；以及
将经处理的数据样本提供给所述一个或多个互连器。


16.一种数据样本处理系统，包括：
存储器；和
处理器，所述处理器包括一个或多个处理核心，所述处理器被配置为：...

【专利技术属性】
技术研发人员：N·拉杰斯威，P·古普塔，M·西蒙斯，
申请(专利权)人：微芯片技术股份有限公司，
类型：发明
国别省市：美国;US