税控收款机制造技术

本实用新型专利技术公开了一种税控收款机，它包括主控ＣＰＵ，与所述主控ＣＰＵ电连接的开关电源、实时时钟电路、ＳＲＡＭ电路、ＥＥＰＲＯＭ电路、ＦＬＡＳＨ电路、ＣＰＵ卡组控制电路、客显屏控制电路、ＬＥＤ控制电路、打印头及其控制电路，和钱箱接口，以及通过ＲＳ２３２接口及其电路相连的条码枪／电脑，所述实时时钟电路由时钟芯片构成；时钟芯片的（１）脚通过串联的三个二极管与所述ＳＲＡＭ电路电连接；时钟芯片的（８）脚分别与电池、二极管正极电连接；二极管负极通过电阻所述ＳＲＡＭ电路电连接；时钟芯片的（５、６、７）脚与所述主控ＣＰＵ进行同步串行通信；在时钟芯片的（２、３）脚之间串接有晶振器，与电容组成晶振电路。本实用新型专利技术的优点在于既可保证时钟精度又可保证断电时数据不丢失。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及收款机，尤其是涉及税控收款机。
技术介绍
纳税使每个公民的义务，因此税控收款机应运而生，对避免漏税起到了很好的作用。但目前所使用的税控收款机实时时钟控制精度较低，这就影响了税控数据的正确生成，且在断电时易造成数据的丢失。
技术实现思路
本技术目的在于提供一种既可保证时钟精度又可保证断电时数据不丢失的税控收款机。为实现上述目的，本技术可采取下述技术方案本技术所述的税控收款机，它包括主控CPU，与所述主控CPU电连接的开关电源、实时时钟电路、SRAM电路、EEPROM电路、FLASH电路、CPU卡组控制电路、客显屏控制电路、LED控制电路、打印头及其控制电路，和钱箱接口，以及通过RS232接口及其电路相连的条码枪/电脑，所述实时时钟电路由时钟芯片DS1302构成；时钟芯片DS1302的1脚通过串联的三个二极管D1、D2、D3与所述SRAM电路电连接；时钟芯片DS1302的8脚分别与电池BT1、二极管D3的正极电连接；二极管D3的负极通过电阻R5与所述SRAM电路电连接；时钟芯片DS1302的5、6、7脚与所述主控CPU进行同步串行通信；在时钟芯片DS1302的2、3脚之间串接有晶振器，与电容C57、C58组成晶振电路。本技术的优点在于既可保证时钟精度又可保证断电时数据不丢失。当市电正常供电时，时钟芯片DS1302通过VCC5V正常工作。另外一个5V的电源通过三个二极管降压D4、D5.D6，产生一个3.5V左右的VDDS(数字电压)，这个VDDS与税控收款机的SRAM电路相连接，为SRAM电路的正常工作提供工作电压。此时时钟芯片DS1302的8脚为输出端；如果电池BT1需要充电的话，它将通过涓流充电的方式对电池BT1进行充电。而当市电突然断电或者电网波动比较大时，时钟芯片DS1302的8脚立刻变为电源输入端，由电池BT1供电，同时电池BT1经过二极管D3与电阻R5为SRAM电路供电从而实现了既可以保证实时时钟的稳定与精确，同时又可以保证在突然断电的情况下SRAM电路里面的临时数据不会受到影响。保证了SRAM电路的供电，也就是保证了税控数据的正确生成，可靠存储，安全传输，大大提高了税控收款机的可靠性。附图说明图1为本技术的原理框图。图2为本技术所述的实时时钟电路原理图。具体实施方式如图所示，本技术所述的税控收款机，它包括主控CPU，与所述主控CPU电连接的开关电源、实时时钟电路、SRAM电路、EEPROM电路、FLASH电路、CPU卡组控制电路、客显屏控制电路、LED控制电路、打印头及其控制电路，和钱箱接口，以及通过RS232接口及其电路相连的条码枪/电脑，所述实时时钟电路由时钟芯片DS1302构成；时钟芯片DS1302的1脚通过串联的三个二极管D1、D2、D3与所述SRAM电路电连接；时钟芯片DS1302的8脚分别与电池BT1、二极管D3的正极电连接；二极管D3的负极通过电阻R5与所述SRAM电路电连接；时钟芯片DS1302的5、6、7脚与所述主控CPU进行同步串行通信；在时钟芯片DS1302的2、3脚之间串接有晶振器，与电容C57、C58组成晶振电路。权利要求1.一种税控收款机，它包括主控CPU，与所述主控CPU电连接的开关电源、实时时钟电路、SRAM电路、EEPROM电路、FLASH电路、CPU卡组控制电路、客显屏控制电路、LED控制电路、打印头及其控制电路，和钱箱接口，以及通过RS232接口及其电路相连的条码枪/电脑，其特征在于所述实时时钟电路由时钟芯片(DS1302)构成；时钟芯片(DS1302)的(1)脚通过串联的三个二极管(D1、D2、D3)与所述SRAM电路电连接；时钟芯片(DS1302)的(8)脚分别与电池(BT1)、二极管(D3)的正极电连接；二极管(D3)的负极通过电阻(R5)与所述SRAM电路电连接；时钟芯片(DS1302)的(5、6、7)脚与所述主控CPU进行同步串行通信；在时钟芯片(DS1302)的(2、3)脚之间串接有晶振器，与电容(C57、C58)组成晶振电路。专利摘要本技术公开了一种税控收款机，它包括主控CPU，与所述主控CPU电连接的开关电源、实时时钟电路、SRAM电路、EEPROM电路、FLASH电路、CPU卡组控制电路、客显屏控制电路、LED控制电路、打印头及其控制电路，和钱箱接口，以及通过RS232接口及其电路相连的条码枪/电脑，所述实时时钟电路由时钟芯片构成；时钟芯片的(1)脚通过串联的三个二极管与所述SRAM电路电连接；时钟芯片的(8)脚分别与电池、二极管正极电连接；二极管负极通过电阻所述SRAM电路电连接；时钟芯片的(5、6、7)脚与所述主控CPU进行同步串行通信；在时钟芯片的(2、3)脚之间串接有晶振器，与电容组成晶振电路。本技术的优点在于既可保证时钟精度又可保证断电时数据不丢失。文档编号G07G1/12GK2935288SQ200620030740公开日2007年8月15日 申请日期2006年7月20日 优先权日2006年7月20日专利技术者罗凯 申请人:中信昊园(郑州)高科技有限公司本文档来自技高网...

【技术保护点】
一种税控收款机，它包括主控ＣＰＵ，与所述主控ＣＰＵ电连接的开关电源、实时时钟电路、ＳＲＡＭ电路、ＥＥＰＲＯＭ电路、ＦＬＡＳＨ电路、ＣＰＵ卡组控制电路、客显屏控制电路、ＬＥＤ控制电路、打印头及其控制电路，和钱箱接口，以及通过ＲＳ２３２接口及其电路相连的条码枪／电脑，其特征在于：所述实时时钟电路由时钟芯片（ＤＳ１３０２）构成；时钟芯片（ＤＳ１３０２）的（１）脚通过串联的三个二极管（Ｄ１、Ｄ２、Ｄ３）与所述ＳＲＡＭ电路电连接；时钟芯片（ＤＳ１３０２）的（８）脚分别与电池（ＢＴ１）、二极管（Ｄ３）的正极电连接；二极管（Ｄ３）的负极通过电阻（Ｒ５）与所述ＳＲＡＭ电路电连接；时钟芯片（ＤＳ１３０２）的（５、６、７）脚与所述主控ＣＰＵ进行同步串行通信；在时钟芯片（ＤＳ１３０２）的（２、３）脚之间串接有晶振器，与电容（Ｃ５７、Ｃ５８）组成晶振电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：罗凯，
申请(专利权)人：中信昊园郑州高科技有限公司，
类型：实用新型
国别省市：41[中国|河南]