晶体管结构及其形成方法技术

技术编号:29617213 阅读:22 留言:0更新日期:2021-08-10 18:36
本公开涉及晶体管结构及其形成方法。一个实施例晶体管包括:由第一沟槽界定的半导体漏极区域、以及在第一沟槽中的第一导电元件,该第一导电元件被电耦合到电势的施加的节点,该电势更接近晶体管的漏极电势,而不是更接近晶体管的源极电势。

【技术实现步骤摘要】
晶体管结构及其形成方法相关申请的交叉引用本申请要求于2020年1月23日提交的法国专利申请号2000669的优先权,由此其申请内容通过引用并入本文。
本公开总体涉及电子设备和方法,并且更具体地,涉及晶体管及其形成方法。
技术介绍
在某些电子设备中,场效应晶体管用于在非导电状态中保持高电压(通常大于10V,例如约40V,或者甚至大于100V)。晶体管越小和/或在非导电状态中保持的电压越高,在导电状态中晶体管的电阻越高。
技术实现思路
在晶体管中,需要改进在导电状态中的状态电阻、尺寸与在非导电状态中保持的电压之间的权衡。一个实施例克服了已知晶体管的全部或部分缺点。一个实施例使得能够减小导电状态中的电阻,和/或减小所占用的表面积,和/或增加所保持的电压。一个实施例提供了一种晶体管,该晶体管包括:由第一沟槽界定的半导体漏极区域、以及在第一沟槽中的第一导电元件,该第一导电元件被电耦合到施加电势的节点,该电势更接近晶体管的漏极电势,而不是更接近晶体管的源极电势。根据一个实施例,晶体管包括位于第二沟槽中的栅极,该第二沟槽与第一沟槽共线。根据一个实施例,晶体管在栅极与第一导电元件之间包括绝缘区域,该绝缘区域的厚度大于晶体管的栅极绝缘体的厚度,并且优选地,晶体管在栅极与第一导电元件之间包括半导体漏极区域的部分。根据一个实施例,晶体管包括位于第二沟槽中的第二导电元件。根据一个实施例,第一沟槽在衬底中从衬底的表面延伸,晶体管的漏极接触区域和晶体管的沟道形成区域位于衬底的表面侧。根据一个实施例,沟道形成区域被电耦合到施加晶体管的源极电势的节点。根据一个实施例,晶体管包括由第二沟槽界定的半导体源极区域,并且在沟道形成区域的与半导体漏极区域相对的侧,半导体源极区域与沟道形成区域接触。根据一个实施例,第一沟槽在衬底的、部分位于半导体漏极区域下方的区域中延伸。根据一个实施例,沟道形成区域是衬底的该区域的部分。根据一个实施例,衬底的该区域通过掩埋阱与位于掩埋阱下方的衬底的另一区域绝缘,掩埋阱优选地完全位于比第一沟槽的底部的深度更大的深度处。根据一个实施例,在与第一沟槽侧相对的一侧,半导体漏极区域由附加沟槽界定,并且附加导电元件位于附加沟槽中。根据一个实施例,第一沟槽的端部和附加沟槽的端部在沟槽宽度方向上对准。根据一个实施例,半导体漏极区域在与第一沟槽平行的方向上具有从接触区域减小的掺杂水平。一个实施例提供了一种电子设备,该电子设备包括一个或多个上面限定的晶体管。根据一个实施例,该设备是单片的,并且进一步包括CMOS类型的晶体管和/或垂直晶体管,该CMOS类型的晶体管和/或垂直晶体管包括与第一沟槽相同深度的沟槽。附图说明将结合附图在以下具体实施例的非限制性描述中,详细讨论上述和其他的特征和优点。图1部分地且示意性地示出了包括晶体管的设备的一个实施例的顶视图1A以及横截面视图1B、1C、1D和1E;图2部分地且示意性地示出了图1的设备的透视视图;图3部分地且示意性地示出了制造图1的设备的方法的一个示例的步骤的顶视图3A和横截面视图3B、3C、3D和3E;以及图4部分地且示意性地示出了方法另一步骤的顶视图4A以及横截面视图4B、4C、4D和4E。具体实施方式在不同的附图中,相同的元件用相同的附图标记指定。特别地,不同实施例共同的结构和/或功能性元件可以用相同的附图标记指定,并且可以具有完全相同的结构、尺寸和材料特性。为了清晰起见,仅示出和详述了对理解所描述的实施例有用的那些步骤和元件。特别地,掩模制造步骤、掺杂步骤以及制造电连接到掺杂区域的端子的步骤没有详述,所描述的实施例与这种往常步骤兼容。贯穿本公开,术语“连接”用于指定电路元件之间的直接电连接,而术语“耦合”用于指定电路元件之间的如下电连接:该电连接可以是直接的,或者可以经由一个或多个其他元件。在以下描述中,当提及修饰绝对位置的术语(诸如术语“顶”、“底”、“左”、“右”等),或者修饰相对位置的术语(诸如术语“上方”、“下方”、“上”、“下”等),或者修饰方向的术语(诸如术语“水平”、“垂直”等)时,它是指横截面视图的定向。术语“大约”、“近似”、“基本上”和“约”在本文中用于指定讨论中的值的正负10%(优选为正负5%)的公差。除非另有指定,否则序数(诸如“第一”、“第二”等)仅用于将元件彼此区分。特别地,这些形容词不会将所描述的实施例限制于这些元件的具体顺序。图1部分地且示意性地示出了包括晶体管的设备100的一个实施例的顶视图1A以及横截面视图1B、1C、1D和1E。横截面视图1B、1C、1D和1E具有平面B-B、C-C、D-D和E-E作为相应的横截面平面。视图1A、1B和1C在附图的垂直方向上对应,并且视图1B和1C、1D和1E分别在附图的水平方向上对应。图2示出了设备100的简化的部分透视视图。特别地,图2中未示出电绝缘体、半导体衬底和掩埋阱。设备100通常包括电子集成电路芯片,该电子集成电路芯片由半导体衬底102和位于衬底102内部和顶部的元件(诸如电子部件)限定。设备100优选为单片的。单片设备意指设备的所有电路都被集成在同一衬底或支撑物的内部和顶部,通常在同一半导体晶片部分的内部和顶部。这种单片设备或集成电路优选地位于集成电路封装中。集成电路封装意指组件,该组件(优选为紧密的)具有在电路(例如,印刷电路板PCB)外部的、从其中出来的、与电子电路的连接区域或连接引脚。在一个示例中,衬底102由半导体晶片(例如,硅晶片)的部分形成。在另一示例中,衬底102由位于半导体晶片部分的表面上的层(例如,半导体晶片上的外延层)形成。优选地,衬底102是单晶衬底。作为一个示例,衬底102为N型掺杂的,例如,掺杂水平在从2*1016至4*1016原子/cm3的范围内。在所描述的实施例中,可以交换N和P导电类型或掺杂类型。然后通过交换设备100中的电压符号,来获得与所描述的操作类似的操作。在电子部件之中,设备100包括一个或多个晶体管。特别地,设备100包括晶体管T110或并联电连接的多个晶体管T110。晶体管T110优选为相同类型的,例如,在制造公差内相似或完全相同。晶体管T110在图1和图2中示出。在N型掺杂衬底102的示例中,晶体管T110优选地具有P沟道,换言之,晶体管T110具有与衬底102的导电类型相反的导电类型的沟道。晶体管T110包括通过栅极绝缘体122分离的栅极120和沟道形成区域130。栅极120包括至少一个电导体(诸如,例如,金属和/或掺杂多晶硅)。栅极绝缘体122与沟道形成区域130和栅极120的至少一个电导体接触。栅极绝缘体122通常由一个或多个电介质层形成,例如,栅极绝缘体由氧化硅层形成。栅极绝缘体122的厚度通常小于15nm,优选在从5nm至40nm的范围内。在沟道形成区域13本文档来自技高网...

【技术保护点】
1.一种晶体管,包括:/n半导体漏极区域,由第一沟槽界定;/n第一导电元件,位于所述第一沟槽中;以及/n第一节点,被电耦合到所述第一导电元件,所述第一节点被配置为耦合到第一电势,所述第一电势更接近所述晶体管的漏极电势,而不是更接近所述晶体管的源极电势。/n

【技术特征摘要】
20200123 FR 20006691.一种晶体管,包括:
半导体漏极区域,由第一沟槽界定;
第一导电元件,位于所述第一沟槽中;以及
第一节点,被电耦合到所述第一导电元件,所述第一节点被配置为耦合到第一电势,所述第一电势更接近所述晶体管的漏极电势,而不是更接近所述晶体管的源极电势。


2.根据权利要求1所述的晶体管,进一步包括位于第二沟槽中的栅极,所述第二沟槽与所述第一沟槽共线。


3.根据权利要求2所述的晶体管,进一步包括在所述栅极与所述第一导电元件之间的绝缘区域,所述绝缘区域具有第一厚度,所述第一厚度大于所述晶体管的栅极绝缘体的第二厚度。


4.根据权利要求2所述的晶体管,进一步包括位于所述第二沟槽中的第二导电元件。


5.根据权利要求1所述的晶体管,其中所述第一沟槽从衬底的表面延伸到所述衬底中,并且其中所述晶体管的漏极接触区域和所述晶体管的沟道形成区域位于所述衬底的所述表面侧。


6.根据权利要求5所述的晶体管,其中所述沟道形成区域被电耦合到第二节点,所述第二节点被配置为耦合到所述晶体管的所述源极电势。


7.根据权利要求5所述的晶体管,进一步包括:
栅极,位于与所述第一沟槽共线的第二沟槽中;以及
半导体源极区域,由所述第二沟槽界定,并且在所述沟道形成区域的与所述半导体漏极区域相对的一侧,与所述沟道形成区域接触。


8.根据权利要求5所述的晶体管,其中所述第一沟槽延伸到所述衬底的、部分位于所述半导体漏极区域下方的区域中。


9.根据权利要求8所述的晶体管,其中所述沟道形成区域是所述衬底的所述区域的部分。


10.根据权利要求8所述的晶体管,其中所述衬底的所述区域通过掩埋阱与所述衬底的位于所述掩埋阱下方的另一区域绝缘。


11.根据权利要求10所述的晶体管,其中所述掩埋阱完全位于比所述第一沟槽的底部的深度更大的深度处。


12.根据权利要求1所述的晶体管,其中在与所述第一沟槽侧相对的一侧,所述半导体漏极区域由附加沟槽界定,并且其中附加导电元件位于所述附加沟槽中。


13.根据权利要求12所述的晶体管,其中所述第一沟槽的端部和所述附加沟槽的端部在沟槽宽度方向上对准。


14.根据权利要求1所述的晶体管,其中所述半导体漏极区域在与所述第一沟槽平行的方向上具有从接触区域减小的掺杂水平。

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【专利技术属性】
技术研发人员:R·杰尔马纳卡尔皮内托
申请(专利权)人:意法半导体鲁塞公司
类型:发明
国别省市:法国;FR

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