并行分担的单个块变换制造技术

一种计算机系统，具有多个图形控制器和多个本地存储器的，用于分担图形和视频功能，包括其每一个并行执行单个块转换“ＢＬＴ”操作的一部分以便把像素数据块从源转移到图形表面上的目标，以及多个本地存储器，连接到图形控制器并且用于以分配给各图形控制器的指定模式存储源像素数据，其中，每一个都包括一个高速暂存，在请求执行单个ＢＬＴ操作之时用于存储处于另一图形控制器控制的区域中并且从另一本地存储器中复制来的所有源像素数据。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及计算机系统结构，更具体地，涉及一种使两个图形控制器能够在计算机系统中各自并行执行一部分单块变换(BLT)的装置和方法。
技术介绍
计算机图象应用中最常见的操作之一是块变换(通常称为“BLT”或“像素BLT”)，用于将一块像素数据从显示存储器的图象表面10的一部分(Asource@12)转移到另一部分(Adestination@14)，如附图说明图1所示。一系列源地址连同一系列相应的目标地址一同产生。源数据(像素)从源地址读出，然后写入目标地址。除了简单地转移数据，BLT操作还可以在源数据(像素)上执行逻辑操作和其它OPERAND(通常称为光栅操作，或ROP)。在1993年Addison-Wesley出版公司的Foley，VanDam，Feiner和Hughes的《计算机图形原理和实践》(Computer Graphics Principles and Practice)第二版第56-60页中论述了ROP和BLT。BLT操作通常用于在计算机系统中创建或操作图象，例如色彩变换，图象的拉伸和裁剪。结合BLT操作的ROP的实施典型地通过将源和/或目标数据耦合到一个或多个按照所请求的ROP命令执行逻辑操作的逻辑电路中来执行。有许多用于合并源数据、图案和目标数据的可能类型的ROP。参见1994年Addison-Wesley出版公司的Richard F.Ferraro的《EGA，VGA和超级VGA卡程序设计员指南》(Programer’s Guide to the EGA，VGA and Super VGA Cards)第三版第707-712页。除了标准逻辑ROP以外，算术加或减也已经在计算机系统中实现。类似地，除了目标数据以外，也可以包括通常的AWindows@图案，即画笔(brush)。画笔图案典型地是一方块以行排列的像素，用于显示屏幕上的背景填充窗口。画笔图案可以复制到目标数据，或者可以以其它方式与目标数据合并，由指定的ROP类型决定。BLT和有关的操作典型地由计算机系统的专门硬件例如图形控制器连同其它图形操作一起执行。承担BLT和有关操作的特定硬件通常称为图形引擎，位于图形控制器中。基本BLT操作(具有ROP)可以包括下列一般步骤将源12的源数据读到临时数据存储器，从其位置随意读取目标数据或其它OPERAND数据，对数据执行ROP，以及将结果写到目标14。源12和目标14可以允许在重叠区16重叠，如图2所示。但是，BLT操作之前的源像素和目标像素的值必须用于计算目标像素的新值。换句话说，BLT操作以后的图形表面10的状态必须是好象对于整个目标14首先计算结果并存储在临时数据存储器中然后复制到目标14。传统的计算机系统通过将源12的Aleading edge@复制到目标14来处理重叠源12和目标14。结果在被写为目标14之前所有像素作为源12被读取。但是，如果加入附加图形控制器或者插入现有计算机系统的扩展板用于高级图形应用，只是为了得到正确结果，工作在相同表面上的两个图象控制器就存在同步和一致问题，即使性能不是问题。如果使操作串行化来保证既是源又是目标的像素在作为目标写之前作为源被读取，那么将降低单个计算机系统中多图形控制器的性能优点。因此，需要为混合型计算机系统中的多图形控制器建立正确的同步，并有效地分配和分担同一图像绘出(rendering)任务以保证一致性，特别在BLT和有关操作期间处理重叠源和目标区时。附图简述在考虑结合相应附图时通过参考以下详细说明更好地理解的同时，本专利技术典型实施例的更全面了解和本专利技术的许多附带优点将更明显，其中相同的标号表示相同或类似的部件图1示出了在图形表面上将像素数据块从源转移到目标的实例块变换(BLT)操作；图2示出了在源和目标之间有重叠的图形表面上将像素数据块从源转移到目标的实例块变换(BLT)操作；图3示出了具有实例图形/多媒体平台的实例计算机系统的框图；图4示出了按照本专利技术实施例的具有内部图形控制器的主机芯片组的实例计算机系统的框图；图5示出了按照本专利技术实施例的具有内部图形控制器和外部图形控制器的混合主机芯片组的实例计算机系统的框图；图6示出了按照本专利技术实施例的在内部图形控制器和外部图形控制器之间划分的实例图形表面；图7示出了按照本专利技术实施例的使两个(内部和外部)图形控制器能够各自并列执行一部分单块变换(BLT)操作的装置；和图8示出了按照本专利技术实施例的实例图形控制器的框图。详述本专利技术适用于所有类型的计算机系统、处理器、视频源和芯片组，包括改进型(follow-on)芯片设计，其将工作站例如计算机、服务器、外围设备、存储设备和计算机图形应用的消费者电子(CE)设备连接到一起。但是，为了简单起见，讨论将主要集中在具有并列执行来提供高性能视频能力的多媒体图形引擎的基本图形/多媒体平台结构的计算机系统，虽然本专利技术的范围不限于此。术语Agraphics@可以包括但不限于计算机产生的图象、符号、自然和/或合成对象和场景的视觉表示、图画和文本。例如，图3示出了具有用于执行BLT操作的基本图形/多媒体平台的实例计算机系统100。如图3所示，计算机系统100(可以是通称为个人计算机或PC的系统)可以包括一个或多个处理器或中央处理单元(CPU)110，例如Intel7 i386，i486，Celeron J或Pentium7处理器，经前侧总线20连接一个或多个处理器110的存储控制器120，经存储总线30连接存储控制器120的主存储器130，经图形总线40(例如高级图形接口AAGP@总线)连接存储控制器120的图形控制器140，以及连接存储控制器120来访问各种I/O设备例如外设部件互连(PCI)总线50等的IO控制器集线器(ICH)170。PCI总线50可以是具有自动可配置性和复用地址的高性能32或64比特同步总线，如PCI专业组(SIG)在1995年6月1日提出的A《PCI局域总线规范2.1版》(PCI Local BusSpecification，Revision 2.1)”最新版本所述的控制和数据线，用于具有新视频、网络或盘存储能力的外接附加装置(例如扩展卡)。图形控制器140可以用于执行BLT和有关操作以及控制显示监视器150(例如阴极射线管、液晶显示器和平板显示器)上的图形和/或视频图象的视觉显示。本地存储器160(即帧缓冲器)可以是专门用于图形应用的单独存储器。这样的本地存储器160可以连接到图形控制器140，用于存储来自计算机系统100内的图形控制器140、一个或多个处理器110或其它设备的，用于显示监视器150上的视频图象的视觉显示的像素数据。可选地，存储控制器120和图形控制器140可以结合为一个图形和存储器控制器集线器(GMCH)，其包括并行执行以提供高性能3D、2D和运动补偿视频能力的专用多媒体引擎。GMCH可以实现为PCI芯片，例如Intel公司制造的PIIX47芯片和PIIX67芯片。此外，这样的GMCH还可以连同例如Intel7 870和8XX系列芯片中所述的I/O控制器集线器(ICH)和固件集线器(FWH)一起实现为主机芯片组的一部分。图4示出了包括这种主机芯片组200的实例计算机系统100。计算机系统100基本上包括图3所示本文档来自技高网...

【技术保护点】
一种图形装置，包括：　　　　第一和第二图形控制器，用于分担图形和视频功能，各自并行执行一个块变换“ＢＬＴ”操作以在显示屏的图形表面上将像素数据块从源转移到目标；　　　　存储设备，连接到所述第一和第二图形控制器并用于以分配给所述第一图形控制器和所述第二图形控制器的指定模式来存储图形表面上的所述源的像素数据；以及　　　　高速暂存，其每一个都用于在请求执行所述ＢＬＴ操作时存储所述源的所有像素数据，这些像素数据处于另一图形控制器控制的区域中并且从所述存储设备中被复制。

【技术特征摘要】
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【专利技术属性】
技术研发人员：布里安朗根多夫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]