非易失性静态随机存取存储器和对应控制方法技术

本公开的实施例涉及非易失性静态随机存取存储器和对应控制方法。一种实施例集成电路包括存储器设备，存储器设备包括至少一个存储器点，至少一个存储器点具有一起被耦合到公共节点的易失性存储器单元和单个非易失性存储器单元。

【技术实现步骤摘要】
非易失性静态随机存取存储器和对应控制方法相关申请的交叉引用本申请要求2020年1月27日提交的法国申请No.2000761的权益，该案通过引用并入于此。
本专利技术的实施例涉及集成电路和方法，特别地涉及包括存储器设备(诸如非易失性静态随机存取存储器设备)的集成电路和方法。
技术介绍
非易失性静态随机存取存储器“NVSRAM”是在存储二进制数据的单个存储器点中组合了静态随机存取存储器“SRAM”单元和非易失性存储器(例如电可擦除可编程类型)的存储器，诸如电可擦除可编程只读存储器“EEPROM”。NVSRAM存储器具有两种技术的优点，也就是说，它们在电路关断时不会丢失来自二进制数据的信息，并且具有无限的写入耐久性。实际上，在操作期间，存储器的写入操作是在易失性单元上进行的，而在非易失性单元中的写入操作仅在集成电路关机时进行，以将在易失性存储器单元中存在的数据保存。常规地，非易失性静态随机存取存储器NVSRAM的几乎唯一缺点是存储器点所占据的表面。实际上，在常规技术中，一打晶体管被用于每个存储器点中，例如其中典型SRAM单元具有六个晶体管，与差分对非易失性单元(例如闪速存储器类型)组装在一起，通常每个非易失性单元包括三个晶体管。另一缺点是在存储器断电时，存在为非易失性存储操作供应能量的电容器。其值通常约为一百微法拉(μF)，这会对这些存储器的拥挤和成本产生负面影响。因此，期望的是受益于更紧凑的非易失性静态随机存取存储器。
技术实现思路
因此，根据一个方面，提出了一种集成电路，包括：存储器设备，该存储器设备包括至少一个存储器点，具有一起被耦合到公共节点的易失性存储器单元和单个非易失性存储器单元；以及单个选择晶体管，被耦合在公共节点与单个位线之间，易失性存储器单元的第一输出被耦合到公共节点，而易失性存储器单元的与第一输出互补的第二输出未被连接至易失性存储器单元外部的任何节点。换句话说，易失性存储器单元的两个输出中的一个输出被耦合到单个非易失性存储器单元，而易失性存储器单元的两个输出中的另一输出未被耦合到非易失性存储器单元，因而甚至未被耦合到任何不属于易失性存储器单元的节点。因此，与常规的差分方法不同，在这些常规的差分方法中，存储反向数据的两个非易失性单元各自被耦合到易失性存储器单元的两个输出中的一个输出，因此提出的是，每存储器点使用单个非易失性存储器单元。此外，代替常规上被用于差分方法中的一对位线，单条位线被耦合到存储器点，以供特别地在读取和写入时接入该存储器点。因此，减少了在每个NVSRAM存储器点中的晶体管数目，并减小了存储器设备的大小。根据一个实施例，易失性存储器单元包括双稳态锁存器，该双稳态锁存器包括被反并联安装的两个反相器，并且非易失性存储器单元包括具有命令栅极和浮动栅极的状态晶体管，以及被串联耦合在公共节点与状态晶体管之间的存取晶体管。因此，提出了对应于EEPROM型技术的非易失性存储器单元，这在读取和写入时的能量消耗方面特别有利。因此，存储器点可以有利地包括等于7的晶体管数目。根据一个实施例，至少一个存储器点还包括隔离晶体管，该隔离晶体管被串联耦合在公共节点与易失性存储器单元之间，例如以促进在非易失性存储器单元中的读取操作。因此，存储器点可以有利地包括等于8的晶体管数目。根据有利实施例，存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字的一个局部解码器，包括电力线，这些电力线被耦合至相应存储器字的易失性存储器单元的电力端子，并且被配置为将电力状态存储在状态寄存器中，电力状态的第一值表示相应存储器字的易失性存储器单元的非操作状态，电力状态的第二值表示相应存储器字的易失性存储器单元的操作状态。电力状态例如允许调节相应存储器字的易失性或非易失性存储器单元的启动，并且局部解码器的电力线允许向对应存储器字的易失性存储器单元提供电力电压。在下文中定义的实施例中，在解码器的电力线上提供多组电力电压，每组包括高电平电力电压和低电平电力电压。例如，特别地根据电力状态，可以具体地为在对应存储器字中的读取或写入操作生成这些电力电压。根据一个实施例，局部解码器被配置为：只要电力状态具有第二值，就在电力线上维持适于为易失性存储器单元的功能供电的第一组电力电压。因此，仅在必要时，也就是说，如果已经根据电力状态写入或修改了存储器字，以被布置在存储器字中的组为易失性存储器单元供电。在非操作状态下，其他存储器字的易失性存储器单元未被供电。根据一个实施例，存储器设备还包括读取装置，这些读取装置被配置为如果相应电力状态具有第一值，则生成适于对在所选择的存储器字的非易失性存储器单元中的读取操作进行定时的第一读取信号，并且如果相应电力状态具有第二值，则生成适于对在所选择的存储器字的易失性存储器单元中的读取操作进行定时的第二读取信号。因此，读取装置能够直接从非易失性存储器单元读取以及直接从易失性存储器单元读取。并且，只要在易失性存储器单元中不存在被写入的数据，就在非易失性存储器单元中读取数据，否则将不为易失性存储器单元供电；并且，一旦将数据写入易失性存储器单元中，就在易失性存储器单元中读取数据。根据一个实施例，读取装置被配置为生成在第一读取信号之中的、在所选择的存储器字的电力线上的第二组电力电压，该第二组电力电压适于在被耦合到易失性存储器单元的公共节点的输出上施加高阻抗浮动电势。因此，在读取非易失性存储器单元期间，易失性存储器单元在正输出上被置于高阻抗状态，以便避免干扰源自易失性存储器单元的公共接入节点上的信号。根据一个实施例，读取装置包括读取放大器，该读取放大器被配置为生成在第一读取信号和第二读取信号之中的、在被读取的存储器点的位线上的预充电电压，并且在非易失性存储器单元中的读取操作期间和在易失性存储器单元中的读取操作期间，检测在位线上的电流或电压的变化。换句话说，通过读取放大器，以与非易失性存储器单元相同的方式读取易失性存储器单元，从而有利地允许可靠并且受控制的读取。此外，可以有利地选择预充电电压，以避免引起被存储在易失性存储器单元中的数据的寄生切换。根据一个实施例，存储器设备还包括：写入装置，被配置为生成第一写入信号，这些第一写入信号适于与电力状态的值无关地对在所选择的存储器字的易失性存储器单元中的写入操作进行定时，相应存储器字的局部解码器被配置为在写入操作之后提供具有第二值的电力状态。例如，在集成电路的正常操作期间，所有写入都在易失性存储器单元中进行，此外，这些易失性存储器单元由第一写入永久供电。在每次修改时，非易失性存储器单元不被用于存储数据，这限制了它们的磨损。根据一个实施例，写入装置被配置为生成第一写入信号之中的、在所选择的存储器字的电力线上适于中止易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的存储器点的位线而被施加的、要被存储在公共节点本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n存储器设备，包括至少一个存储器点，所述至少一个存储器点包括：/n易失性存储器单元和单个非易失性存储器单元，一起被耦合到公共节点；以及/n单个选择晶体管，被耦合在所述公共节点与单个位线之间，/n其中所述易失性存储器单元的第一输出被耦合到所述公共节点，以及/n其中所述易失性存储器单元的第二输出未被连接至所述易失性存储器单元外部的任何节点，所述第二输出与所述第一输出互补。/n

【技术特征摘要】
20200127 FR 20007611.一种集成电路，包括：
存储器设备，包括至少一个存储器点，所述至少一个存储器点包括：
易失性存储器单元和单个非易失性存储器单元，一起被耦合到公共节点；以及
单个选择晶体管，被耦合在所述公共节点与单个位线之间，
其中所述易失性存储器单元的第一输出被耦合到所述公共节点，以及
其中所述易失性存储器单元的第二输出未被连接至所述易失性存储器单元外部的任何节点，所述第二输出与所述第一输出互补。


2.根据权利要求1所述的集成电路，其中所述易失性存储器单元包括双稳态锁存器，所述双稳态锁存器包括被反并联安装的两个反相器，并且所述非易失性存储器单元包括状态晶体管和存取晶体管，所述状态晶体管具有命令栅极和浮动栅极，所述存取晶体管被串联耦合在所述公共节点与所述状态晶体管之间。


3.根据权利要求1所述的集成电路，其中所述存储器点包括等于7的晶体管数目。


4.根据权利要求1所述的集成电路，其中所述至少一个存储器点还包括被串联耦合在所述公共节点与所述易失性存储器单元之间的隔离晶体管。


5.根据权利要求4所述的集成电路，其中所述存储器点包括等于8的晶体管数目。


6.根据权利要求1所述的集成电路，其中所述存储器设备包括：存储器平面，包括被布置在至少一个存储器字中的多个存储器点；以及每存储器字一个局部解码器，包括电力线，所述电力线被耦合至相应的所述存储器字的所述易失性存储器单元的电力端子，并且所述电力线被配置为将电力状态存储在状态寄存器中，所述电力状态的第一值表示相应的所述存储器字的所述易失性存储器单元的非操作状态，所述电力状态的第二值表示相应的所述存储器字的所述易失性存储器单元的操作状态。


7.根据权利要求6所述的集成电路，其中所述局部解码器被配置为只要所述电力状态具有所述第二值就在所述电力线上维持第一组电力电压，所述第一组电力电压适于所述易失性存储器单元的功能供电。


8.根据权利要求6所述的集成电路，其中所述存储器设备还包括：读取电路装置，被配置为响应于相应的所述电力状态具有所述第一值而生成第一读取信号，所述第一读取信号适于对在所选择的存储器字的所述非易失性存储器单元中的读取操作进行定时，并且响应于相应的所述电力状态具有所述第二值而生成第二读取信号，所述第二读取信号适于对在所选择的存储器字的所述易失性存储器单元中的读取操作进行定时。


9.根据权利要求8所述的集成电路，其中所述读取电路装置被配置为生成所述第一读取信号之中的、在所选择的存储器字的所述电力线上的第二组电力电压，所述第二组电力电压适于在被耦合到所述易失性存储器单元的所述公共节点的所述第一输出上施加高阻抗浮动电势。


10.根据权利要求8所述的集成电路，其中所述读取电路装置包括：读取放大器，被配置为生成所述第一读取信号和所述第二读取信号之中的、在被读取的存储器点的所述位线上的预充电电压，以及分别在所述非易失性存储器单元中的读取操作期间和在所述易失性存储器单元中的读取操作期间，检测在所述位线上的电流或电压的变化。


11.根据权利要求6所述的集成电路，其中所述存储器设备还包括：写入电路装置，被配置为生成第一写入信号，所述第一写入信号适于与所述电力状态的任何值无关地对在所选择的存储器字的所述易失性存储器单元中的写入操作进行定时，相应的所述存储器字的所述局部解码器被配置为在写入操作之后提供具有所述第二值的所述电力状态。


12.根据权利要求11所述的集成电路，其中所述写入电路装置被配置为生成所述第一写入信号之中的、在所选择的存储器字的所述电力线上的适于中止所述易失性存储器单元的功能的第三组电力电压，然后生成经由所选择的存储器字的所述存储器点的所述位线而被施加的、要被存储在所述公共节点上的数据信号，并且然后生成在所述电力线上的适于对所述易失性存储器单元的功能供电的第一组电力电压。


13.根据权利要求12所述的集成电路，其中所述写入电路装置被配置为生成所述第一写入信号之中的、在所选择的存储器字的所述电力线上的第四组电力电压，所述第四组电力电压适于在生成所述第三组电力电压之前，使所选择的存储器字的所述易失性存储器单元的内部节点的极化放电。


14.根据权利要求12所述的集成电路，其中所述写入电路装置被配置为响应于所述存储器设备的关机，而在其相应电力状态具有所述第二值的所有所述存储器字中生成第二写入信号，所述第二写入信号适于利用被记录在对应的所述存储器点的所述易失性存储器单元中的数据，对所述非易失性存储器单元的写入操作进行定时。


15.根据权利要求14所述的集成电路，
其中所述易失性存储器单元包括双稳态锁存器，所述双稳态锁存器包括被反并联安装的两个反相器，并且所述非易失性存储器单元包括状态晶体管和存取晶体管，所述状态晶体管具有命令栅极和浮动栅极，所述存取晶体管被串联耦合在所述公共节点与所述状态晶体管之间；以及
其中所述写入电路装置被配置为在其相应电力状态具有所述第二值的所述存储器字中，生成所述第二写入信号之中的、在所述状态晶体管的所述命令栅极上的擦除电压、在所述状态晶体管的所述命令栅极上的第一编...

【专利技术属性】
技术研发人员：F·塔耶特，M·巴蒂斯塔，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国;FR