一种基于FPGA实现HDMI2.1接口数据传输方法、装置及转换盒制造方法及图纸

本发明专利技术公开了一种基于FPGA实现HDM I2.1接口数据传输方法、装置及转换盒，涉及HDM I以及高清视频显示技术领域。该方法应用于FPGA芯片中，FPGA芯片包括收发器，该方法包括：接收视频数据源；对于各视频数据源的数据通道内的数据，并行执行如下步骤：若所述数据的格式为FRL格式，依次对所述数据进行TMDS Tr i

A method, device and conversion box of hdmi2.1 interface data transmission based on FPGA

【技术实现步骤摘要】
一种基于FPGA实现HDMI2.1接口数据传输方法、装置及转换盒


[0001]本专利技术涉及HDMI2.1以及高清视频显示
，尤其涉及一种基于FPGA实现HDMI2.1接口数据传输方法、装置及转换盒。

技术介绍

[0002]当下高分辨率/高帧率、高动态范围(HDR)已经成为视频显示领域争相追逐的性能指标。高分辨率可为大尺寸显示面板带来更加细腻的视觉呈现、高帧率带来更加流畅的视频播放以及更低的延迟、高动态范围显示带来更高对比度，同样的场景可明显提升画质效果。
[0003]在2017年11月HDMI联盟组织发布了HDMI2.1新标准，带宽提升至48Gbps(最高支持10K*5K@60Hz视频图像传输)、动态HDR、动态刷新率、eARC等新特性。HDMI2.1最高48Gbps的带宽给传输线的设计提到了一个新的高度，单条差分对的速率12Gbps为HDMI2.0的两倍，为了保证传输信号的稳定性市面上出现了不同类型的HDMI2.1光纤传输线，传输距离可达几十至几百米。在5G即将对普及的年代，8K各类产品已经开始逐步进入普通大众的视眼，而HDMI2.1标准推出对8K产业链的推动有着至关重要的意义。
[0004]2017、2018这两年时间期间，夏普在市场上先后推出一系列4通道HDMI2.0拼接输入8K电视方案，实际应用时需要4条HDMI连接线，通过该拼接通道可实现8K视频画面点对点显示，而且需要配合专用的8K源输出设备使用，普通的家用机顶盒无法满足这种使用场景。这两年随着电视解决方案提供商支持HDMI2.1标准的SOC芯片相继投放市场，TV整机厂开始纷纷采用以争夺8K高端电视制高点，国内海思半导体也推出了HDMI2.1 TV
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BOX芯片方案，于是出现了支持HDMI2.1输出的源设备无法完美接入夏普拼接方案的8K电视以及拼接方案的8K播放源设备无法完美接入HDMI2.1接口的8K电视的问题。

技术实现思路

[0005]本专利技术实施例提供了一种基于FPGA实现HDMI2.1接口数据传输方法、装置及转换盒，旨在解决目前HDMI2.1速率高，导致市面上没有能够匹配HDMI2.1接口的8K转换设备的难题。
[0006]第一方面，本专利技术实施例提供了一种基于FPGA实现HDMI2.1接口数据传输方法，所述方法应用于FPGA芯片中，所述FPGA芯片包括收发器，所述方法包括：
[0007]接收视频数据源，所述视频数据源包括多个数据通道；
[0008]对于各所述数据通道内的数据，并行执行如下步骤：若所述数据的格式为FRL格式，依次对所述数据进行TMDS Tri
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Byte组流、FRL组包、FRL分块和Super块组合映射、插入RS前项纠错码以及FRL加扰码和编码处理；将所述数据的位宽变换为所述收发器适配的位宽，并将所述数据输入到所述收发器中。
[0009]其进一步的技术方案为，所述方法还包括：
[0010]若所述数据的格式为TMDS格式，对所述数据进行TMDS Tri
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Byte组流处理；
[0011]将所述数据的位宽变换为所述收发器适配的位宽；
[0012]对所述数据进行TMDS加扰码及编码处理；
[0013]将所述数据输入到所述收发器中。
[0014]其进一步的技术方案为，对数据进行TMDS Tri
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Byte组流处理之前，所述方法还包括：
[0015]通过VESA DSC编码器对所述数据进行编码。
[0016]其进一步的技术方案为，对数据进行TMDS Tri
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Byte组流处理之后，所述方法还包括：
[0017]对所述数据进行HDCP2.x加密处理。
[0018]其进一步的技术方案为，所述方法还包括：
[0019]若所述数据的格式为FRL格式，对所述数据执行数据训练过程。
[0020]第二方面，本专利技术实施例还提供了一种基于FPGA实现HDMI2.1接口数据传输装置，其包括用于执行上述方法的单元。
[0021]第三方面，本专利技术实施例还提供了一种计算机设备，其包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现上述方法。
[0022]第四方面，本专利技术实施例还提供了一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序当被处理器执行时可实现上述方法。
[0023]本专利技术能够达到的技术效果如下：
[0024]本专利技术实施例的技术方案，利用FPGA的高速收发器(Transceiver)以及其并行数据处理的优势，能够实现HDMI2.1接口数据的传输，从而有效解决由于HDMI2.1接口速率高、逻辑结构复杂度大而导致市面上无8K转换盒能够支持HDMI2.1接口的难题。进一步地，本专利技术的技术方案能够同时支持FRL格式以及TMDS格式，从而能够解决HDMI2.1与HDMI2.0设备信号相互转换的问题。
附图说明
[0025]为了更清楚地说明本专利技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为本专利技术实施例提供的基于FPGA实现HDMI2.1接口数据传输方法的流程示意图；
[0027]图2为本专利技术实施例提供的基于FPGA实现HDMI2.1接口数据传输方法的的原理框图；
[0028]图3为图2中过程9的原理框图；
[0029]图4为本专利技术实施例提供的过程9中位宽转换过程的示意图；
[0030]图5为图3FRL编码过程的示意图；
[0031]图6为本专利技术实施例提供的一种转换盒的示意性框图；
[0032]图7为本专利技术一种转换盒的应用场景图；
[0033]图8为本专利技术一种转换盒的应用场景图；
[0034]图9为本专利技术一种转换盒的应用场景图；
[0035]图10为本专利技术一种转换盒的应用场景图；
[0036]图11为本专利技术一种转换盒的应用场景图；
[0037]图12为本专利技术实施例提供的基于FPGA实现HDMI2.1接口数据传输装置的示意性框图。
具体实施方式
[0038]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0039]应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
[0040]还应当理解，在此本专利技术说本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA实现HDMI 2.1接口数据传输方法，其特征在于，所述方法应用于FPGA芯片中，所述FPGA芯片包括收发器，所述方法包括：接收视频数据源，所述视频数据源包括多个数据通道；对于各所述数据通道内的数据，并行执行如下步骤：若所述数据的格式为FRL格式，依次对所述数据进行TMDS Tri
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Byte组流、FRL组包、FRL分块和Super块组合映射、插入RS前项纠错码以及FRL加扰码和编码处理；将所述数据的位宽变换为所述收发器适配的位宽，并将所述数据输入到所述收发器中。2.根据权利要求1所述的基于FPGA实现HDMI2.1接口数据传输方法，其特征在于，所述方法还包括：若所述数据的格式为TMDS格式，对所述数据进行TMDS Tri
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Byte组流处理；将所述数据的位宽变换为所述收发器适配的位宽；对所述数据进行TMDS加扰码及编码处理；将所述数据输入到所述收发器中。3.根据权利要求2所述的基于FPGA实现HDMI2.1接口数据传输方法，对数据进行TMDS Tri
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Byte组流处理之前，所述方法还包括：通过VESA DSC编码器对所述数据进行编码。4.根据权利要求2所述的基于FPGA实现HDMI2.1接口数据传输方法，其特征在于，对数据进行TMDS Tri
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Byte组流处理之后，所述方法还包括：对所述数据进行HDCP2.x加密处理。5.根据权利要求1所述的基于FPGA实现HDMI2.1接口数据传输方法，其特征在于，所述方法还包括：若所述数据的格式为FRL格式...

【专利技术属性】
技术研发人员：张朝春，
申请(专利权)人：深圳市视显光电技术有限公司，
类型：发明
国别省市：