用于延迟控制的设备和方法技术

本申请涉及用于延迟控制的设备和方法。公开了用于调整相位混合器电路的设备和方法。一种实例方法包含提供由多个第一寄存器和多个第二寄存器存储的数据值。所述方法包含：在第一操作模式期间，由所述多个所述第一寄存器中的第一寄存器群组接收所述数据值且由所述多个第二寄存器保持所述数据值；在第二操作模式期间，由所述多个第一寄存器中的一个第一寄存器使数据值反相一次且由所述多个第二寄存器保持所述数据值；以及在第三操作模式期间，由所述多个第一寄存器中的一个第一寄存器使所述数据值反相，同时由所述多个第二寄存器保持所述数据值，或由所述多个第二寄存器中的一个第二寄存器使数据值反相，同时由所述多个第一寄存器保持所述数据值。寄存器保持所述数据值。寄存器保持所述数据值。

【技术实现步骤摘要】
用于延迟控制的设备和方法


[0001]本申请涉及用于存储器的设备和方法，具体来说涉及用于延迟控制的设备和方法。

技术介绍

[0002]高数据可靠性、高存储器存取速度、较低功率消耗和减小的芯片大小是半导体存储 器所需要的特征。为了实现较高存储器存取速度，使用时钟信号作为参考信号来调整半 导体存储器中的操作定时。
[0003]当外部时钟信号进入到电路中时，由于电路组件的固有延迟，基于外部时钟信号的 内部时钟信号的时钟相位可能会延迟。在高操作速度下，时钟信号占空比的失真可能会 不利地影响电路的运行。为了适应这些延迟和失真效应，时钟路径可包含延迟电路。可 使用延迟电路(例如，延迟锁定回路(“DLL”)来调整时钟相位以与外部时钟的相位匹配。 传统的DLL可包含单相混合器，其接收偏移一定相位差的两个输入信号(例如，时钟信 号)的单相混合器并提供具有相位的输出信号，所述相位为两个输入信号的相位的混合。 为了调整输出信号的延迟，相位混合器可接收一或多个控制信号，所述一或多个控制信 号用于对输入信号的相位进行加权，使得输出信号为输入信号的相位的加权组合。可调 整加权以提供具有所要相位的输出信号。然而，常规相位混合器很可能花费时间来比较 外部时钟相位和内部时钟相位并确定延迟，因此提供具有更精细分辨率的延迟调整可能 会牺牲跟踪速度。

技术实现思路

[0004]本公开的一个实施例提供一种设备，其包括：可调整延迟线；以及延迟线控制电路， 其用以调整所述可调整延迟线的量，所述延迟线控制电路包含：移位寄存器电路，其包 含：多个第一寄存器，其彼此串联耦合，所述多个第一寄存器中的每一第一寄存器经配 置以存储具有第一值或第二值的第一数据，其中所述多个第一寄存器中的每一第一寄存 器经配置以提供所述第一数据，其中邻近第一寄存器经配置以响应于移位时钟信号而接 收所述第一数据；以及多个第二寄存器，其彼此串联耦合，所述多个第二寄存器中的每 一第二寄存器经配置以存储具有所述第一值或所述第二值的第二数据，其中存储具有所 述第一值的数据的一个第一寄存器或一个第二寄存器经配置以响应于所述移位时钟信 号而接收具有所述第二值的下一数据。
[0005]本公开的另一实施例提供一种设备，其包括：相位混合器电路，其经配置以接收第 一时钟信号和第二时钟信号，且进一步经配置以基于所述第一时钟信号和所述第二时钟 信号而提供输出时钟信号，其中所述第一时钟信号和所述第二时钟信号相对于彼此具有 相位差，其中所述相位混合器电路包括：第一级，其包含：第一多个子混合器，其经配 置以接收所述第一时钟信号和所述第二时钟信号，且经配置以接收多个第一控制信号的 第一部分，且进一步经配置以提供第一中间时钟信号；以及第二多个子混合器，其经配 置以接收所述第一时钟信号和所述第二时钟信号，且进一步经配置以接收所述多个第一 控制信
号的第二部分，且进一步经配置以提供第二中间时钟信号；第二级，其包含：第 三多个子混合器，其经配置以接收所述第一中间时钟信号和所述第二中间时钟信号，且 进一步经配置以接收多个第二控制信号，且进一步经配置以提供输出时钟信号，其中所 述多个第一控制信号和所述多个第二控制信号当中的一个控制信号经配置以基于所述 第一时钟信号而从第一逻辑值反相到第二逻辑值。
[0006]本公开的又一实施例提供一种方法，其包括：提供由多个第一寄存器和多个第二寄 存器存储的数据值，其包括：在第一操作模式期间，由所述多个第一寄存器中的多个第 一寄存器群组接收所述数据值且由所述多个第二寄存器保持所述数据值；在第二操作模 式期间，由所述多个第一寄存器中的一个第一寄存器使数据值反相一次且由所述多个第 二寄存器保持所述数据值；以及在第三操作模式期间，进行以下操作中的任一项：由所 述多个第一寄存器中的一个第一寄存器使所述数据值反相，同时由所述多个第二寄存器 保持所述数据值，或由所述多个第二寄存器中的一个第二寄存器使数据值反相，同时由 所述多个第一寄存器保持所述数据值。
附图说明
[0007]图1是根据本公开的实施例的半导体存储器装置的芯片的示意性框图。
[0008]图2是根据本公开的实施例的半导体装置中的DLL电路的框图。
[0009]图3是根据本公开的实施例的DLL电路中的相位混合器的示意图。
[0010]图4A是根据本公开的实施例的DLL电路中的移位寄存器电路的一部分的电路图。
[0011]图4B是根据本公开的实施例的DLL电路中的移位寄存器电路的另一部分的电路 图。
[0012]图4C是根据本公开的实施例的移位寄存器电路中的移位寄存器的布局图。
[0013]图5是根据本公开的实施例的DLL电路中的控制信号发生器电路的电路图。
[0014]图6是根据本公开的实施例的DLL电路中的移位方向选择器的电路图。
[0015]图7是根据本公开的实施例的展示控制信号与待混合的时钟信号的权重之间的关系 的控制表。
[0016]图8是根据本公开的实施例的展示控制信号与待混合的时钟信号的权重之间的关系 的控制表。
[0017]图9是根据本公开的实施例的展示控制信号与待混合的时钟信号的权重之间的关系 的控制表。
具体实施方式
[0018]下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图式示出 本公开的特定方面和实施例的附图。所述详细描述包含使所属领域的技术人员能够实践 本公开的实施例的足够细节。在不脱离本公开的范围的情况下，可利用其它实施例并且 可进行结构、逻辑和电性改变。本文中所公开的各种实施例不必相互排斥，因为一些所 公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。
[0019]图1是根据本公开的实施例的半导体存储器装置100的芯片101的示意性框图。举 例来说，半导体存储器装置100为可包含多个芯片(包含芯片101)的设备。举例来说， 芯片
101可包含时钟输入电路105、内部时钟发生器107、命令和地址输入电路110、地 址解码器120、命令解码器125、多个行解码器130、包含感测放大器151和传送门152 的存储器单元阵列150、多个列解码器140、多个读取/写入放大器160、输入/输出(IO) 电路170和电压发生器电路190。半导体存储器装置100可包含多个外部端子，其包含 耦合到命令/地址总线的地址和命令端子、时钟端子CK和/CK、数据端子DQ、数据选 通端子DQS和数据掩码端子DM，以及电源端子VDD、VSS、VDDQ和VSSQ。
[0020]存储器单元阵列150包含多个存储体(例如，存储体0到7)，每一存储体包含多个 字线WL、多个位线BL和布置在多个字线WL与多个位线BL的相交点处的多个存储器 单元MC。用于每一存储体的字线WL的选择由对应的行解码器130执行，并且位线BL 的选择由对应的列解码器140执行。多个感测放大器SAMP 151针对其对应位线BL定 位且耦合到至少一个相应局部I/O线(例如，LIOT/B)，所述局部I/O线进一步经本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：可调整延迟线；以及延迟线控制电路，其用以调整所述可调整延迟线的量，所述延迟线控制电路包含：移位寄存器电路，其包含：多个第一寄存器，其彼此串联耦合，所述多个第一寄存器中的每一第一寄存器经配置以存储具有第一值或第二值的第一数据，其中所述多个第一寄存器中的每一第一寄存器经配置以提供所述第一数据，其中邻近第一寄存器经配置以响应于移位时钟信号而接收所述第一数据；以及多个第二寄存器，其彼此串联耦合，所述多个第二寄存器中的每一第二寄存器经配置以存储具有所述第一值或所述第二值的第二数据，其中存储具有所述第一值的数据的一个第一寄存器或一个第二寄存器经配置以响应于所述移位时钟信号而接收具有所述第二值的下一数据。2.根据权利要求1所述的设备，其中所述一个第一寄存器经配置以在所述多个第二寄存器经配置以响应于第一保持控制信号而保持数据时接收所述下一数据，同时存储所述数据。3.根据权利要求2所述的设备，其中所述多个第二寄存器中的每一第二寄存器经配置以在第一模式和第二模式中存储恒定值。4.根据权利要求3所述的设备，其中第一寄存器群组经配置以在所述第一模式中接收所述第二数据，同时存储所述第一数据。5.根据权利要求3所述的设备，其中所述一个第二寄存器经配置以在第三模式中在所述多个第一寄存器经配置以响应于第二保持控制信号而保持数据时接收所述下一数据，同时存储所述数据，所述第二保持控制信号为所述第一保持控制信号的互补信号。6.根据权利要求5所述的设备，其进一步包括控制信号发生器电路，其中所述控制信号发生器电路经配置以提供反向信号，其中所述邻近第一寄存器在第一方向上邻近，其中所述多个第二寄存器中的一或多个第二寄存器经配置以响应于所述移位时钟信号且进一步响应于处于作用状态的所述反向信号而将所述数据提供到第二方向上的邻近第二寄存器，且其中所述多个第二寄存器中的一或多个第二寄存器经配置以响应于所述移位时钟信号且进一步响应于处于非作用状态的所述反向信号而将所述数据提供到与所述第二方向相反的第三方向上的邻近第二寄存器。7.根据权利要求6所述的设备，其进一步包括移位方向选择器，所述移位方向选择器经配置以响应于所述反向信号而将移位方向信号和其互补信号中的一个提供到所述多个第二寄存器。8.一种设备，其包括：相位混合器电路，其经配置以接收第一时钟信号和第二时钟信号，且进一步经配置以基于所述第一时钟信号和所述第二时钟信号而提供输出时钟信号，其中所述第一时钟信号和所述第二时钟信号相对于彼此具有相位差，其中所述相位混合器电路包括：第一级，其包含：
第一多个子混合器，其经配置以接收所述第一时钟信号和所述第二时钟信号，且经配置以接收多个第一控制信号的第一部分，且进一步经配置以提供第一中间时钟信号；以及第二多个子混合器，其经配置以接收所述第一时钟信号和所述第二时钟信号，且进一步经配置以接收所述多个第一控制信号的第二部分，且进一步经配置以提供第二中间时钟信号；第二级，其包含：第三多个子混合器，其经配置以接收所述第一中间时钟信号和所述第二中间时钟信号，且进一步经配置以接收多个第二控制信号，且进一步经配置以提供输出时钟信号，其中所述多个第一控制信号和所述多个第二控制信号当中的一个控制信号经配置以基于所述第一时钟信号而从第一逻辑值反相到第二逻辑值。9.根据权利要求8所述的设备，其中所述第一多个子混合器、所述第二多个子混合器和所述第三多个子混合器包括包含以下各项的子混合器：第一反相器，其经配置以接收所述第一时钟信号，且进一步经配置以响应于所接收的控制信号而提供所述第一时钟信号；以及第二反相器，其经配置以接收所述第二时钟信号，且进一步经配置以响应于所述所接收的控制信号而提供所述第二时钟信号。10.根据权利要求8所述的设备，其进一步包括：第一延迟线，其具有第一延迟调整步长，所述第一延迟线经配置以接收内部时钟信号，且进一步经配置以提供所述第一时钟信号和所述第二时钟信号；以及第二延迟线，其具有小于所述第一延迟调整步长的第二延迟调整步长，所述第二延迟线经配置以接收所述第一时钟信号和所述第二时钟信号，且进一步经配置以提供所述输出时钟信号，所述第二延迟线包括所述相位混合器电路。11.根据权利要求10所述的设备，其进一步包括：复制电路，其经配置以表示等效于时钟路径上的延迟总和的复制延迟且经配置以提供复制时钟信号，所述复制时钟信号具有对应于所述输出时钟信号的所述复制延迟；以及相位检测器，其经配置以接收所述复制时钟信号和输入时钟信号，且经配置以提供所述多个第一控制信号和所述多个第二控制信号。12.根据权利要求11所述的设备，其中所述相位...

【专利技术属性】
技术研发人员：佐藤康夫，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：