串流解压缩电路制造技术

本发明专利技术公开一种串流解压缩电路。串流解压缩电路包括编码长度先进先出及计算电路。编码长度先进先出耦接可变长度编码电路，用以储存可变长度编码电路对多个子串流进行编码的编码长度并于编码长度累积超过特定位元数时输出特定位元数。计算电路耦接于编码长度先进先出与多工器电路之间，用以根据特定位元数计算出解压缩位元数并输出多工控制信号至多工器电路，以控制多工器电路依特定顺序输出该多个子串流。子串流。子串流。

Serial decompression circuit

【技术实现步骤摘要】
串流解压缩电路


[0001]本专利技术是与串流有关，尤其是关于一种以简单且低成本的硬体架构实现VESA显示串流压缩(Display Stream Compression,DSC)多工器电路中的串流解压缩电路。

技术介绍

[0002]一般而言，VESA显示串流压缩(DSC)的编码串流是由三个子串流(Sub
‑
Stream)Y/Co/Cg组合而成(例如Y:Co:Cg＝4:4:4模式)。三个子串流Y/Co/Cg分别依序经过可变长度编码器(Variable Length Coder,VLC)、漏斗位移器(Funnel Shifter)及平衡先进先出(Balance FIFO)的处理后进入多工器(Multiplexer)。
[0003]传统上，多工器会耦接串流解码器(Stream Decoder)并根据串流解码器对串流解码时所消耗的位元数决定其输出子串流至速率缓冲器(Rate Buffer)的顺序。
[0004]举例而言，串流解码器可根据三个子串流Y/Co/Cg于其各自的漏斗位移器所剩的位元数判断其是否足够(例如是否大于或等于36位元)进行下一笔数据的解码。若上述判断结果为否，亦即子串流于其漏斗位移器所剩的位元数不足以进行下一笔数据解码，则需再向各自的平衡先进先出载入新的未解码的串流，才足够提供下一笔数据的解码。此一动作即成为多工器输出三个子串流Y/Co/Cg至速率缓冲器的顺序。
[0005]然而，传统上若欲以硬体形式实现串流解码器(Stream Decoder)，其需包括可变长度解码器(Variable Length Decoder,VLD)、查找表(Lookup Table)及漏斗位移器等电路，导致其电路架构复杂且庞大，硬体电路设计成本亦大幅增加，不利于产品于市场上的竞争力，亟待改善。

技术实现思路

[0006]有鉴于此，本专利技术提出一种串流解压缩电路，以有效解决现有技术所遭遇到的上述问题。
[0007]依据本专利技术的一具体实施例为一种串流解压缩电路。于此实施例中，串流解压缩电路是耦接于可变长度编码电路与多工器电路之间。串流解压缩电路包括编码长度先进先出及计算电路。编码长度先进先出耦接可变长度编码电路，用以储存可变长度编码电路对多个子串流进行编码的编码长度并于编码长度累积超过特定位元数时输出特定位元数。计算电路耦接于编码长度先进先出与多工器电路之间，用以根据特定位元数计算出解压缩位元数并输出包括指标(Flag)的多工控制信号至多工器电路，以控制多工器电路依特定顺序输出该多个子串流。
[0008]于一实施例中，可变长度编码电路包括第一可变长度编码器、第二可变长度编码器及第三可变长度编码器，用以分别对该多个子串流中的第一子串流、第二子串流及第三子串流进行编码。
[0009]于一实施例中，第一可变长度编码器、第二可变长度编码器及第三可变长度编码器分别耦接第一位移器、第二位移器及第三位移器，第一位移器、第二位移器及第三位移器
分别用以累加第一可变长度编码器、第二可变长度编码器及第三可变长度编码器分别对第一子串流、第二子串流及第三子串流进行编码的编码长度并于编码长度累积超过特定位元数时输出第一子串流、第二子串流及第三子串流。
[0010]于一实施例中，第一位移器、第二位移器及第三位移器分别耦接第一平衡先进先出、第二平衡先进先出及第三平衡先进先出，第一平衡先进先出、第二平衡先进先出及第三平衡先进先出用以储存编码长度为特定位元数的第一子串流、第二子串流及第三子串流。
[0011]于一实施例中，多工器电路还耦接第一平衡先进先出、第二平衡先进先出、第三平衡先进先出及速率缓冲器(Rate buffer)，用以根据多工控制信号中的指标依特定顺序输出第一子串流、第二子串流及第三子串流至速率缓冲器。
[0012]于一实施例中，特定位元数包括第一子串流、第二子串流及第三子串流各自的位元数。
[0013]于一实施例中，特定位元数为18位元，其包括第一子串流、第二子串流及第三子串流各6位元，而多工控制信号为3位元，其包括对应于第一子串流、第二子串流及第三子串流的指标各1位元。
[0014]依据本专利技术的另一具体实施例亦为一种串流解压缩电路。于此实施例中，串流解压缩电路是耦接于可变长度编码电路与多工器电路之间。串流解压缩电路包括计算电路及指标(Flag)先进先出。计算电路耦接可变长度编码电路，用以根据可变长度编码电路对多个子串流进行编码的编码长度计算出多工器电路何时需输出该多个子串流并输出包括指标的多工控制信号。指标先进先出耦接于计算电路与多工器电路之间，用以储存多工控制信号。多工器电路根据多工控制信号中的指标依特定顺序输出该多个子串流。
[0015]于一实施例中，可变长度编码电路包括第一可变长度编码器、第二可变长度编码器及第三可变长度编码器，用以分别对该多个子串流中的第一子串流、第二子串流及第三子串流进行编码。
[0016]于一实施例中，第一可变长度编码器、第二可变长度编码器及第三可变长度编码器分别耦接第一位移器、第二位移器及第三位移器，第一位移器、第二位移器及第三位移器分别用以累加第一可变长度编码器、第二可变长度编码器及第三可变长度编码器分别对第一子串流、第二子串流及第三子串流进行编码的编码长度并于编码长度累积超过特定位元数时输出第一子串流、第二子串流及第三子串流。
[0017]于一实施例中，第一位移器、第二位移器及第三位移器分别耦接第一平衡先进先出、第二平衡先进先出及第三平衡先进先出，第一平衡先进先出、第二平衡先进先出及第三平衡先进先出分别用以储存编码长度为特定位元数的第一子串流、第二子串流及第三子串流。
[0018]于一实施例中，多工器电路还耦接第一平衡先进先出、第二平衡先进先出、第三平衡先进先出及速率缓冲器，用以根据多工控制信号中的指标依特定顺序输出第一子串流、第二子串流及第三子串流至速率缓冲器。
[0019]于一实施例中，特定位元数包括第一子串流、第二子串流及第三子串流各自的位元数。
[0020]于一实施例中，多工控制信号为3位元，其包括对应于第一子串流、第二子串流及第三子串流的指标各1位元。
[0021]相较于现有技术，本专利技术的串流解压缩电路不需电路架构复杂且硬体设计成本高的串流解码器(Stream Decoder)即可控制多工器电路依正确顺序输出VESA显示串流压缩(DSC)的编码串流中的三个子串流Y/Co/Cg至速率缓冲器，故可大幅简化电路架构并降低成本，有助于提升产品于市场上的竞争力。
[0022]关于本专利技术的优点与精神可以通过以下的专利技术详述及附图得到进一步的了解。
附图说明
[0023]图1为本专利技术一较佳具体实施例中的串流解压缩电路应用于VESA显示串流压缩(DSC)多工器电路的示意图。
[0024]图2为本专利技术的另一较佳具体实施例中的串流解压缩电路应用于VESA显示串流压缩多工器电路的示意图。
[0025]图3为图2中的计算电路计算出三个子串流Y/Co本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串流解压缩电路，耦接于一可变长度编码电路与一多工器电路之间，其特征在于，该串流解压缩电路包括：一编码长度先进先出，耦接该可变长度编码电路，用以储存该可变长度编码电路对多个子串流进行编码的编码长度并于该编码长度累积超过一特定位元数时输出该特定位元数；以及一计算电路，耦接于该编码长度先进先出与该多工器电路之间，用以根据该特定位元数计算出一解压缩位元数并输出包括指标的一多工控制信号至该多工器电路，以控制该多工器电路依一特定顺序输出该多个子串流。2.如权利要求1所述的串流解压缩电路，其特征在于，该可变长度编码电路包括一第一可变长度编码器、一第二可变长度编码器及一第三可变长度编码器，用以分别对该多个子串流中的一第一子串流、一第二子串流及一第三子串流进行编码。3.如权利要求2所述的串流解压缩电路，其特征在于，该第一可变长度编码器、该第二可变长度编码器及该第三可变长度编码器分别耦接一第一位移器、一第二位移器及一第三位移器，该第一位移器、该第二位移器及该第三位移器分别用以累加该第一可变长度编码器、该第二可变长度编码器及该第三可变长度编码器分别对该第一子串流、该第二子串流及该第三子串流进行编码的该编码长度并于该编码长度累积超过该特定位元数时输出该第一子串流、该第二子串流及该第三子串流。4.如权利要求3所述的串流解压缩电路，其特征在于，该第一位移器、该第二位移器及该第三位移器分别耦接一第一平衡先进先出、一第二平衡先进先出及一第三平衡先进先出，该第一平衡先进先出、该第二平衡先进先出及该第三平衡先进先出用以储存该编码长度为该特定位元数的该第一子串流、该第二子串流及该第三子串流。5.如权利要求4所述的串流解压缩电路，其特征在于，该多工器电路还耦接该第一平衡先进先出、该第二平衡先进先出、该第三平衡先进先出及一速率缓冲器，用以根据该多工控制信号中的指标依该特定顺序输出该第一子串流、该第二子串流及该第三子串流至该速率缓冲器。6.如权利要求2所述的串流解压缩电路，其特征在于，该特定位元数包括该第一子串流、该第二子串流及该第三子串流各自的位元数。7.如权利要求2所述的串流解压缩电路，其特征在于，该特定位元数为18位元，其包括该第一子串流、该第二子串流及该第三子串流各6位元，而该多工控制信号为3位元，其包括对应于该第一子串流、该第...

【专利技术属性】
技术研发人员：吴志良，
申请(专利权)人：瑞鼎科技股份有限公司，
类型：发明
国别省市：