本实用新型专利技术公开了一种低倍频采集数据的装置，装置包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。本实用新型专利技术高效低成本还原原始数据，保证后续芯片正常工作。正常工作。正常工作。
【技术实现步骤摘要】
一种低倍频采集数据的装置
[0001]本技术属于数字信息应用
，具体涉及一种低倍频采集数据的装置。
技术介绍
[0002]随着数字信息技术的发展，数据异步采集及处理随处可见，尤其是不同芯片之间或系统之间存在发送的数据宽度经过线的延迟及芯片管脚的转换存在比较严重的抖动，这样会导致后续采集过程存在很大的误码，导致采集的数据出错，从而影响后续芯片或系统工作不正常。通常处理方法是用高倍频PLL来产生高频时钟，如时钟的4倍频或8倍频以上来处理数据，这样导致了需采购高价格的PLL芯片或集成高性能PLL的芯片，导致成本高昂，电路实现时序收敛困难等问题。
技术实现思路
[0003]为了克服上述采购昂贵成本或电路时序收敛困难，本技术的目的是提供一种数据位有效宽度2倍频同步采集还原数据的装置。
[0004]采用如下的技术方案：
[0005]一种低倍频采集数据的装置，包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，
[0006]所述时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；
[0007]所述时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；时钟分频模块包括D触发器和反相器，D触发器的输入时钟为时钟升频模块的输出，在时钟的下沿D触发器进行存储，D触发器的输出为分频时钟，分频时钟经反相器后反馈输入D触发器，为自校准；
[0008]所述数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；
[0009]所述数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。
[0010]优选地，所述时钟升频模块对输入的时钟信号进行不超过2倍的升频。
[0011]优选地，所述系统时钟为20MHz，时钟升频模块为2倍频，时钟分频模块为2分频，数据同步模块包括若干D触发器、若干与门、或门和反相器；数据采集模块包括计数器、若干个与门、或门、或非门和D触发器；数据data分别通过40MHz时钟即40mhz_clk的上沿和下沿输入数据同步模块中的D触发器进行存储，存储输出3位数据AP[2:0]和AN[2:0]，将AP[2:0]和AN[2:0]相互间隔拼接后形成6位总线数据B0[5:0]＝{AP[2],AN[2],AP[1],AN[1],AP[0],AN[0]}；AP[2:0]为数据采集模块的同步数据；同步标志为第一个B0[3:0]，为4
’
b1110或4
’
b1100，4
’
b1110与4
’
b1100输入或门，或门的输出与计数器的输出一起输入数据同步模块的一个与门，该与门的输出连接数据同步模块的一个D触发器，该D触发器的输出即为同步标
志。
[0012]优选地，所述计数器输出为47时，经数据同步模块中的反相器后，与同步标志输入数据同步模块中的一个与门，此时重新复位时钟分频模块输出的分频时钟，计数器重新开始计数，采集标志变高即有效，数据采集模块进行数据采集。
[0013]优选地，所述数据同步模块的输入数据的数据位电平宽度为50ns时，数据同步模块输出的同步头为0x5F，数据采集模块从AP[1]开始采集数据。
[0014]优选地，所述数据同步模块的输入数据的数据位电平宽度为25
‑
45ns时，经过数据同步模块40MHz时钟的上升沿扩展即B0[5:0]为6
’
b110011，数据采集模块从AP[2]开始采集数据。
[0015]优选地，所述数据同步模块的输入数据的数据位电平宽度为55
‑
75ns时，经过数据同步模块40MHz时钟的下降沿同步，且延迟1个计数，B0[5:0]为6
’
b000000，数据采集模块从AP[0]开始采集数据。
[0016]采用本技术具有如下的有益效果：避免采用高倍频的锁相环来产生高频时钟的成本高昂和电路实现时序收敛困难的问题，仅通过2倍频和2分频的设置，根据数据位电平宽度的过宽和过窄，对同步标志进行调整，在不同的总线数据位开始进行数据采集，数据采集模块中每8位存储一个byte，直至一帧采集完成，再开始下一个同步头，采集下一帧。高效低成本还原原始数据，保证后续芯片正常工作。
附图说明
[0017]图1为本技术装置实施例的低倍频采集数据的装置结构图；
[0018]图2为本技术装置实施例的低倍频采集数据的装置中时钟分频模块结构图；
[0019]图3为本技术装置实施例的低倍频采集数据的装置中数据同步模块结构图；
[0020]图4为本技术装置实施例的低倍频采集数据的装置中数据采集模块结构图；
[0021]图5为本技术实施例的低倍频采集数据的数据位电平宽度46～54ns时数据格式图；
[0022]图6为本技术实施例的低倍频采集数据的数据位电平宽度25
‑
45ns时数据格式图；
[0023]图7为本技术实施例的低倍频采集数据的数据位电平宽度55
‑
75ns时数据格式图。
具体实施方式
[0024]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0025]装置实施例
[0026]参见图1，一种低倍频采集数据的装置，包括时钟升频模块10、时钟分频模块20、数据同步模块30和数据采集模块40，其中，
[0027]时钟升频模块10对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频
模块20和数据同步模块30；
[0028]时钟分频模块20对升频后的信号进行分频，分频后输出给数据采集模块40；
[0029]数据同步模块30的输入为外界的输入数据，输出同步标志First_flag给时钟分频模块20进行自校准，数据同步模块30还输出同步数据及同步标志给数据采集模块40；
[0030]数据采集模块40包括采集器和计数器，数据采集模块40在收到收到同步标志后，产生采集标志receive_flag，代表采集有效，然后计数器开始计数。
[0031]数据传输为异步传输，没有提供额外的采集时钟或同步时钟，该数据形式一帧为SYNC(8位)+有效数据(40位)，参见表1数据格式；正常的有效数据宽度为50ns；默认为高电平，当传来一个50ns低电平，接着50ns高电平，50ns低电平250ns高电平即SYNC同步头0x5F，开始传输宽度为50ns/bit数据40个，标准采集的数据为0x5F_XX_XX_本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种低倍频采集数据的装置，其特征在于，包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，所述时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；所述时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；时钟分频模块包括D触发器和反相器，D触发器的输入时钟为时钟升频模块的输出，在时钟的下沿D触发器进行存储，D触发器的输出为分频时钟，分频时钟经反相器后反馈输入D触发器，为自校准；所述数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；所述数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。2.根据权利要求1所述的一种低倍频采集数据的装置，其特征在于，所述时钟升频模块对输入的时钟信号进行不超过2倍的升频。3.根据权利要求1所述的一种低倍频采集数据的装置，其特征在于，所述系统时钟为20MHz，时钟升频模块为2倍频，时钟分频模块为2分频，数据同步模块包括若干D触发器、若干与门、或门和反相器；数据采集模块包括计数器、若干个与门、或门、或非门和D触发器；数据data分别通过40MHz时钟即40mhz_clk的上沿和下沿输入数据同步模块中的D触发器进行存储，存储输出3位数据AP[2:0]和AN[2:0]，将AP[2:0]和AN[2:0]相互间隔拼接后形成6位总线数据B0[5:0]＝{AP[2],AN[2],AP[1],AN[1],AP[0],AN[0]}；AP[2:0]为数据采集模块的同步数据；同步标志为第一个...
【专利技术属性】
技术研发人员：王小龑，周娇，任志强，
申请(专利权)人：杭州起盈科技有限公司，
类型：新型
国别省市：
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