一种自校准流水线ADC制造技术

本发明专利技术公开了一种自校准流水线ADC，通过第一子ADC对输入信号进行粗量化，其量化结果由第一开关逻辑控制模块编码成控制信号以对第一MDAC进行控制，使其实现输入信号与粗量化结果相减结果的差值放大，并传递给后级电路；由第二子ADC、第二开关逻辑控制模块、第二MDAC、第三子ADC、第三开关逻辑控制模块、第三MDAC遵循此过程，以流水线的方式逐级量化和差值放大，直至第四子ADC进行末端量化；同时由第一自校准模块、第二自校准模块和第三自校准模块根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换。

【技术实现步骤摘要】
一种自校准流水线ADC
本专利技术涉及集成电路领域，具体涉及一种自校准流水线。
技术介绍
在过去的40年时间内集成电路技术得到了飞速的发展，随着晶体管最小沟道长度的缩小，数字集成电路的集成度越来越高、功耗越来越小、速率越来越快。数字电路的发展使更多的模拟信号处理被代替，但自然界中的信号大多是连续的，因此模数转换器(AnalogtoDigitalConverter，ADC)在当今电子系统中扮演着重要的角色。目前，可用的ADC结构有很多，包括FLASH结构、SAR结构、过采样结构以及流水线结构。相比于其他结构的ADC，流水线ADC能够同时兼顾高速高精度的要求，是目前集成电路领域的重要研究方向。然而现有流水线ADC技术存在不可忽视的不足。由于模拟电子线路的非线性特性以及集成电路工艺的失配误差，例如电容失配误差，使得流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计时的分辨率位数具有较大的差距，严重影响了流水线ADC的量化精度。
技术实现思路
针对现有技术中的上述不足，本专利技术提供的一种自校准流水线ADC解决了现有流水线ADC在进行高速高分辨率设计时，其真实有效位数与设计师的分辨率位数具有较大差距，量化精度不高的问题。为了达到上述专利技术目的，本专利技术采用的技术方案为：一种自校准流水线ADC，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。上述进一步方案的有益效果为：本专利技术的采样相时钟信号端CLKS、放大相时钟信号端CLKA需接入集成电路领域数模混合集成电路研究方向中常用的两相非交叠时钟，在本实施例中，该时钟频率为20MHz；比较器时钟信号端CLK1也为20MHz，其信号上升沿在CLKS时钟信号高电平的中部出现，以此保障各个子ADC的内置比较器在各个增益数模转换器MDAC输出稳定的时候对电压进行量化编码；低速ADC时钟信号端CLK2的频率为500kHz，低速ADC为16位分辨率ADC，采用高精度的∑-Δ调制ADC方案，该方案能够实现低功耗低速且精度极高的ADC，以此作为参考ADC对本专利技术自流水线ADC进行校准，值得注意的是，本专利技术自校准流水线ADC的自校准可以与正常量化编码并行进行，且校准工作仅在上电时进行，即低速ADC并不处于常开状态；自校准后，流水线ADC可维持20MHz高速且高精度的特性。进一步地，所述第一子ADC、第二子A本文档来自技高网...

【技术保护点】
1.一种自校准流水线ADC，其特征在于，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；/n所述第一子ADC用于对输入信号进行粗量化编码，得到量化结果；所述第一开关逻辑控制模块用于根据量化结果编码成控制信号，对第一增益数模转换器MDAC进行控制，得到放大后的量化结果与输入信号的差值；/n所述第二子ADC、第二开关逻辑控制模块、第二增益数模转换器MDAC、第三子ADC、第三开关逻辑控制模块和第三增益数模转换器MDAC用于根据放大后的量化结果与输入信号的差值以流水线的方式进行逐级量化和放大，直至第四子ADC进行末端量化编码；所述第一自校准模块、第二自校准模块和第三自校准模块用于根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换；/n所述缓冲器A1、缓冲器A2和缓冲器A3用于对实现高速高精度的流水线式的模数转换过程中的信号进行阻抗匹配、前后级隔离和电压跟随；所述反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10用于对实现高速高精度的流水线式的模数转换过程中的信号进行反相和延迟。/n...

【技术特征摘要】
1.一种自校准流水线ADC，其特征在于，包括：缓冲器A1、缓冲器A2、缓冲器A3、第一增益数模转换器MDAC、第二增益数模转换器MDAC、第三增益数模转换器MDAC、第一子ADC、第二子ADC、第三子ADC、第四子ADC、第一开关逻辑控制模块、第二开关逻辑控制模块、第三开关逻辑控制模块、第一自校准模块、第二自校准模块、第三自校准模块、低速ADC、反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10；
所述第一子ADC用于对输入信号进行粗量化编码，得到量化结果；所述第一开关逻辑控制模块用于根据量化结果编码成控制信号，对第一增益数模转换器MDAC进行控制，得到放大后的量化结果与输入信号的差值；
所述第二子ADC、第二开关逻辑控制模块、第二增益数模转换器MDAC、第三子ADC、第三开关逻辑控制模块和第三增益数模转换器MDAC用于根据放大后的量化结果与输入信号的差值以流水线的方式进行逐级量化和放大，直至第四子ADC进行末端量化编码；所述第一自校准模块、第二自校准模块和第三自校准模块用于根据低速ADC的量化编码结果进行各个子ADC量化编码的校准，实现高速高精度的流水线式的模数转换；
所述缓冲器A1、缓冲器A2和缓冲器A3用于对实现高速高精度的流水线式的模数转换过程中的信号进行阻抗匹配、前后级隔离和电压跟随；所述反相器U1、反相器U2、反相器U3、反相器U4、反相器U5、反相器U6、反相器U7、反相器U8、反相器U9和反相器U10用于对实现高速高精度的流水线式的模数转换过程中的信号进行反相和延迟。


2.根据权利要求1所述的自校准流水线ADC，其特征在于，所述缓冲器A1的正相输入端分别与第一子ADC的vin端和低速ADC的vin端连接，并作为自校准流水线ADC的输入端Vin；所述缓冲器A1的反相输入端分别与缓冲器A1的输出端和第一增益数模转换器MDAC的vin端连接；所述第一增益数模转换器MDAC的s1～s15端与第一开关逻辑控制模块的输出端连接，其clks端分别与第二增益数模转换器MDAC的clka端和第三增益数模转换器MDAC的clks端连接，并作为自校准流水线ADC的采样相时钟信号端CLKS；
所述第一增益数模转换器MDAC的clka端分别与第二增益数模转换器MDAC的clks端和第三增益数模转换器MDAC的clka端连接，并作为自校准流水线ADC的放大相时钟信号端CLKA；所述第一增益数模转换器MDAC的vrefp端分别与第二增益数模转换器MDAC的vrefp端、第三增益数模转换器MDAC的vrefp端、第一子ADC的vrefp端、第二子ADC的vrefp端、第三子ADC的vrefp端、第四子ADC的vrefp端和低速ADC的vrefp端连接，并作为自校准流水线ADC的参考电压端Vrefp；所述第一增益数模转换器MDAC的vcm端分别与第二增益数模转换器MDAC的vcm端和第三增益数模转换器MDAC的vcm端，并作为自校准流水线ADC的共模电平端vcm；所述第一增益数模转换器MDAC的vrefn端分别与第二增益数模转换器MDAC的vrefn端、第三增益数模转换器MDAC的vrefn端、第一子ADC的vrefn端、第二子ADC的vrefn端、第三子ADC的vrefn端、第四子ADC的vrefn端和低速ADC的vrefn端连接，并作为自校准流水线ADC的参考电压端vrefn；所述第一增益数模转换器MDAC的aout端分别与缓冲器A2的正相输入端和第二子ADC的vin端连接；
所述第二增益数模转换器MDAC的vin端分别与缓冲器A2的反相输入端和缓冲器A2的输出端连接，其s1～s15端与第二开关逻辑控制模块的输出端连接，其aout端分别与缓冲器A3的正相输入端和第三子ADC的vin端连接；
所述第一子ADC的dout[4:0]端分别与第一开关逻辑控制模块的输入端和第一自校准模块的d1[4:0]端连接，其clk端分别与反相器U1的输入端、反相器U4的输入端、反相器U5的输入端、反相器U7的输入端、反相器U8的输入端和第三子ADC的clk端连接，并作为自校准流水线ADC的比较器时钟信号端CLK1；所述第二子ADC的clk端与反相器U4的输出端连接，其dout[4:0]端分别与第二开关逻辑控制模块的输入端和第一自校准模块的d2[4:0]端连接；所述低速ADC的dout[15:0]端分别与第一自校准模块的d3[15:0]端、第二自校准模块的d3[15:0]端和第三自校准模块的d3[15:0]端连接，其clk端作为自校准流水线ADC的低速ADC时钟信号端CLK2；
所述第一自校准模块的clk端与反相器U3的输出端连接，其dout[8:0]端与第二自校准模块的d1[8:0]端连接；所述反相器U2的输入端与反相器U1的输出端连接，其输出端与反相器U3的输入端连接；所述第二自校准模块的d2[4:0]端分别与第三子ADC的dout[4:0]端和第三开关逻辑控制模块的输入端连接，其clk端与反相器U6的输出端连接，其dout[12:0]端与第三自校准模块的d1[12:0]端连接；所述反相器U6的输入端与反相器U5的输出端连接；所述缓冲器A3的输出端分别与缓冲器A3的反相输入端和第三增益数模转换器MDAC的vin端连接；所述第三增益数模转换器MDAC的s1～s15端与第三开关逻辑控制模块的输出端连接，其aout端与第四子ADC的vin端连接；所述第四子ADC的clk端与反相器U7的输出端连接，其dout[3:0]端与第三自校准模块的d2[3:0]端连接；所述第三子ADC的dout[4:0]端与第三开关逻辑控制模块的输入端连接；所述反相器U9的输入端与反相器U8的输出端连接，其输出端与反相器U10的输入端连接；所述第三自校准模块的clk端与反相器U10的输出端连接，其dout[15:0]端作为自校准流水线ADC的输出端Dout3[15:0]。


3.根据权利要求2所述的自校准流水线ADC，其特征在于，所述第一子ADC、第二子ADC和第三子ADC的结构相同，均包括：电阻R101至电阻R131共31个电阻、动态比较器A101至动态比较器A130共30个动态比较器和第一温度计码解码器；
所述动态比较器A101的反相输入端分别与电阻R101的一端和电阻R102的一端连接；所述电阻R101的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefn端；所述动态比较器Ai的反相输入端分别与电阻Ri的另一端和电阻Ri+1的一端连接，其中，i为整数，取遍[102,130]；所述电阻R131的另一端作为第一子ADC、第二子ADC或第三子ADC的vrefp端；
所述动态比较器A101的正相输入端分别与动态比较器A102的正相输入端至动态比较器A130的正相输入端连接，并作为第一子ADC、第二子ADC或第三子ADC的vin端；所述动态比较器A101的clk端分别与动态比较器A102的clk端至动态比较器A130的clk端连接，并作为第一子ADC、第二子ADC或第三子ADC的clk端；每个动态比较器的输出端与第一温度计码解码器的30个输入端一一对应连接；所述第一温度计码解码器的输出端作为第一子ADC、第二子ADC或第三子ADC的dout[4:0]端。


4.根据权利要求2所述的自校准流水线ADC，其特征在于，所述第一增益数模转换器MDAC、第二增益数模转换器MDAC和第三增益数模转换器MDAC的结构相同，均包括：选择器U201至选择器U2015共15个选择器、CMOS互补开关K201至CMOS互补开关K234共34个CMOS互补开关、电容C201至电容C216共16个电容和运算放大器A201；
所述选择器U201的第0选择端分别与剩余14个选择器的第0选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefp端；所述选择器U201的第1选择端分别与剩余14个选择器的第1选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述选择器U201的第2选择端分别与剩余14个选择器的第2选择端均连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vrefn端；
所述CMOS互补开关K201的第一连接端与选择器U201的输出端连接，其第二连接端分别与CMOS互补开关K202的第二连接端和电容C201的一端连接；CMOS互补开关Kn的第一连接端与选择器Un-j的输出端连接，其第二连接端分别与CMOS互补开关Kn+1的第二连接端和电容Cn-j的一端连接，其中，n为奇数，依次取遍[203,229]中奇数，j为整数，n＝203时，j＝1；n＝205时，j＝2；n＝207时，j＝3；n＝209时，j＝4；n＝211时，j＝5；n＝213时，j＝6；n＝215时，j＝7；n＝217时，j＝8；n＝219时，j＝9；n＝221时，j＝10；n＝223时，j＝11；n＝225时，j＝12；n＝227时，j＝13；n＝229时，j＝14；
所述CMOS互补开关K202的第一连接端分别与CMOS互补开关K204的第一连接端、CMOS互补开关K206的第一连接端、CMOS互补开关K208的第一连接端、CMOS互补开关K210的第一连接端、CMOS互补开关K212的第一连接端、CMOS互补开关K214的第一连接端、CMOS互补开关K216的第一连接端、CMOS互补开关K218的第一连接端、CMOS互补开关K220的第一连接端、CMOS互补开关K222的第一连接端、CMOS互补开关K224的第一连接端、CMOS互补开关K226的第一连接端、CMOS互补开关K228的第一连接端、CMOS互补开关K230的第一连接端和CMOS互补开关K231的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vin端；
所述CMOS互补开关K202的clks端分别与CMOS互补开关K204的clks端、CMOS互补开关K206的clks端、CMOS互补开关K208的clks端、CMOS互补开关K210的clks端、CMOS互补开关K212的clks端、CMOS互补开关K214的clks端、CMOS互补开关K216的clks端、CMOS互补开关K218的clks端、CMOS互补开关K220的clks端、CMOS互补开关K222的clks端、CMOS互补开关K224的clks端、CMOS互补开关K226的clks端、CMOS互补开关K228的clks端、CMOS互补开关K230的clks端、CMOS互补开关K231的clks端和CMOS互补开关K232的clks端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clks端；
所述CMOS互补开关K201的clka端分别与CMOS互补开关K203的clka端、CMOS互补开关K205的clka端、CMOS互补开关K207的clka端、CMOS互补开关K209的clka端、CMOS互补开关K211的clka端、CMOS互补开关K213的clka端、CMOS互补开关K215的clka端、CMOS互补开关K217的clka端、CMOS互补开关K219的clka端、CMOS互补开关K221的clka端、CMOS互补开关K223的clka端、CMOS互补开关K225的clka端、CMOS互补开关K227的clka端、CMOS互补开关K229的clka端、CMOS互补开关K233的clka端和CMOS互补开关K234的clka端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的clka端；
所述电容C201的另一端分别与电容C202的另一端、电容C203的另一端、电容C204的另一端、电容C205的另一端、电容C206的另一端、电容C207的另一端、电容C208的另一端、电容C209的另一端、电容C210的另一端、电容C211的另一端、电容C212的另一端、电容C213的另一端、电容C214的另一端、电容C215的另一端、电容C216的一端、CMOS互补开关K231的第二连接端、运算放大器A201的正相输入端和CMOS互补开关K232的第一连接端连接；
所述运算放大器A201的反相输入端分别与CMOS互补开关K232的第二连接端和CMOS互补开关K234的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的vcm端；所述运算放大器A201的正输出端与CMOS互补开关K234的第二连接端连接，其负输出端与CMOS互补开关K233的第一连接端连接，并作为第一增益数模转换器MDAC、第二增益数模转换器MDAC或第三增益数模转换器MDAC的aout端；所述CMOS互补开关K233的第二连接端与电容C216的另一端连接；
所述选择器U201的控制端s1、选择器U202的控制端s2、选择器U203的控制端s3、选择器U204的控制端s4、选择器U205的控制端s5端、选择器U206的控制端s6、选择器U207的控制端s7、选择器U208的控制端s8、选择器U209的控制端s9、选择器U210的控制端s10、选择器U211的控制端s11、选择器U212的控制端s12、选择器U213的控制端s13、选择器U214的控制端s14和选择器U215的控制端s15作为...

【专利技术属性】
技术研发人员：陈功，郭函，曾庆林，谢鹏，李蠡，董倩宇，
申请(专利权)人：成都信息工程大学，
类型：发明
国别省市：四川;51