光电阵列器N型接地区制备方法技术

本发明专利技术公开了光电阵列器N型接地区制备方法，包括有以下步骤：(1)在衬底上依次生长下接触层、有源区和上接触层；(2)通过光刻形成台面图案，陡直刻蚀出P型内部像素；(3)通过光刻形成台面图案，陡直刻蚀出N型接地区；(4)淀积P型像素区金属电极层；(5)淀积N型接地区金属层；(6)淀积互联金属；(7)进行两个芯片的倒装互金属电联，形成电学连接。本发明专利技术通过在P型像素区和N型接地区采取分别刻蚀、分别金属的制备方法，实现正负电极的区别化制备，更有利于控制N型刻蚀深度及欧姆接触，有利于提升器件的性能。能。能。

【技术实现步骤摘要】
光电阵列器N型接地区制备方法


[0001]本专利技术属于半导体制造
，具体涉及光电阵列器N型接地区制备方法。

技术介绍

[0002]光电阵列器件与其对应的驱动/读出电路的倒装互联技术目前已经被广泛应用。一般来说，光电器件是双端器件，包含一个正电极和一个负电极，现有工艺对P型像素区及N型接地区没有分别刻蚀和蒸镀金属层，导致在不同的刻蚀线宽下，P型像素区与N型接地区刻蚀深度很难保持一致，造成性能的下降。且现有工艺也未对P型像素区及N型接地区进行分别蒸镀金属层，对于不同界面的欧姆接触没有做到最优化。

技术实现思路

[0003]为解决上述技术问题，本专利技术采用的技术方案是：光电阵列器N型接地区制备方法，包括有以下步骤：
[0004](1)在衬底上依次生长下接触层、有源区和上接触层；
[0005](2)通过光刻形成台面图案，陡直刻蚀出P型内部像素；
[0006](3)通过光刻形成台面图案，陡直刻蚀出N型接地区；
[0007](4)淀积P型像素区金属电极层；
[0008](5)淀积N型接地区金属层；
[0009](6)淀积互联金属；
[0010](7)进行两个芯片的倒装互金属电联，形成电学连接。
[0011]作为上述技术方案的优选，所述步骤(2)通过光刻形成台面图案，使用等离子体刻蚀，离子束刻蚀设备陡直刻蚀出P型内部像素。
[0012]作为上述技术方案的优选，所述步骤(3)通过光刻形成台面图案，使用等离子体刻蚀，离子束刻蚀设备陡直刻蚀出N型接地区。
[0013]作为上述技术方案的优选，所述步骤(4)通过光刻形成电极图案，并通过电子束蒸发、溅射或热蒸发的方法形成P型像素区金属电极层。
[0014]作为上述技术方案的优选，所述步骤(5)通过光刻形成电极图案，并通过电子束蒸发、溅射或热蒸发的方法形成N型接地区电极层。
[0015]作为上述技术方案的优选，所述步骤(6)通过光刻形成电极图案，并通过热蒸发的方法形成互联金属层。
[0016]作为上述技术方案的优选，所述步骤(7)使用倒装焊机进行两芯片之间的对准和平行化调节，并通过施加压力和加热完成两个芯片的倒装互联。
[0017]本专利技术的有益效果是：本专利技术通过在P型像素区和N型接地区采取分别刻蚀、分别金属的制备方法，实现正负电极的区别化制备，更有利于控制N型刻蚀深度及欧姆接触，有利于提升器件的性能。
附图说明
[0018]图1为在底上依次生长下接触层、有源区和上接触层过程示意图；
[0019]图2为陡直刻蚀出P型内部像素过程示意图；
[0020]图3为刻蚀出N型接地区过程示意图；
[0021]图4为淀积P型像素区金属电极层过程示意图；
[0022]图5为淀积N型接地区金属层过程示意图；
[0023]图6为淀积互联金属过程示意图；
[0024]图7为进行两个芯片的倒装互金属电联，形成电学连接过程示意图。
具体实施方式
[0025]下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0026]在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0027]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利技术中的具体含义。
[0028]如图1所示，第一步是外延材料的生长。使用MBE，MOCVD在衬底1上生长外延材料。外延材料一般包括下接触层2，有源区3和上接触层4等结构。
[0029]如图2所示，第二步是内部像素台面陡直刻蚀。通过光刻形成台面图案，并使用离子体刻蚀(ICP)，离子東刻蚀(IBE)等设备陡直刻蚀出P型内部像素5。这种方法的好处是易于控制，台面陡峭，隔离性能好。
[0030]如图3所示，第三步是内部像素台面陡直刻蚀。通过光刻形成台面图案，并使用离子体刻蚀(ICP)，离子東刻蚀(IBE)等设备刻蚀出N型接地区6。可以通过刻蚀时间精准控制刻蚀深度，达到我们所需的刻蚀深度。
[0031]如图4所示，第四步是P型电极沉积。通过光刻形成电极图案，并通过电子束蒸发、溅射、热蒸发等方法形成金属电极层7。内部像素上的上电极仅局限于像素内部。
[0032]如图5所示，第五步是N型电极沉积。通过光刻形成电极图案，并通过电子束蒸发、溅射、热蒸发等方法形成金属电极层。而接地像素上的下电极覆盖整个缓坡台面，将下接触层金属8引至台面以上。
[0033]如图6所示，第六步是互联金属(如In)沉积。通过光刻形成互联金属图案，通过热蒸发等方法淀积互联金属9。
[0034]如图7所示，第七步是倒装互联。使用倒装焊机进行两芯片之间的对准和平行化调
节，并通过施加一定的压力和加热完成两个芯片的倒装互联，形成与CMOS驱动电路的电学连接。
[0035]本专利技术通过在P型像素区和N型接地区采取分别刻蚀、分别金属的制备方法，实现正负电极的区别化制备，更有利于控制N型刻蚀深度及欧姆接触，有利于提升器件的性能。
[0036]值得一提的是，本专利技术专利申请涉及的MBE、MOCVD、ICP、IBE、等技术特征应被视为现有技术，这些技术特征的具体结构、工作原理以及可能涉及到的控制方式、空间布置方式采用本领域的常规选择即可，不应被视为本专利技术专利的专利技术点所在，本专利技术专利不做进一步具体展开详述。
[0037]以上详细描述了本专利技术的较佳具体实施例，应当理解，本领域的普通技术人员无需创造性劳动就可以根据本专利技术的构思做出诸多修改和变化，因此，凡本
中技术人员依本专利技术的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.光电阵列器N型接地区制备方法，其特征在于，包括有以下步骤：(1)在衬底上依次生长下接触层、有源区和上接触层；(2)通过光刻形成台面图案，陡直刻蚀出P型内部像素；(3)通过光刻形成台面图案，陡直刻蚀出N型接地区；(4)淀积P型像素区金属电极层；(5)淀积N型接地区金属层；(6)淀积互联金属；(7)进行两个芯片的倒装互金属电联，形成电学连接。2.如权利要求1所述的光电阵列器N型接地区制备方法，其特征在于，所述步骤(2)通过光刻形成台面图案，使用等离子体刻蚀，离子束刻蚀设备陡直刻蚀出P型内部像素。3.如权利要求1所述的光电阵列器N型接地区制备方法，其特征在于，所述步骤(3)通过光刻形成台面图案，使用等离子体刻蚀，离子束刻蚀设备陡直刻蚀出N...

【专利技术属性】
技术研发人员：詹健龙，范斌，
申请(专利权)人：浙江焜腾红外科技有限公司，
类型：发明
国别省市：