本发明专利技术提供一种数据传输装置，其包括输入／输出接收缓冲器（１５）、输入／输出发送缓冲器（１４）、写数据缓冲器（１３）、读数据缓冲器（１２）、控制信息表（１１ａ）、写数据存储处理部件（１７）、写数据发送部件（３４）、读数据缓冲器存储处理部件（３３）、输入／输出发送缓冲器存储处理部件（１８）以及控制部件（１６），其中该控制部件（１６）根据控制信息表（１１）执行用于控制由写数据发送部件（３４）和读数据缓冲器存储处理部件（３３）对存储器进行的存取的存取控制；从而，获得了对于存储器总线和输入／输出总线的协议都最优化的配置，并能够实现无序执行。
【技术实现步骤摘要】
本专利技术涉及一种对例如总线桥等中的数据传输实现控制的技术。
技术介绍
近来，已经采用了符合例如吉字节以太网和光纤信道的高速通信标准的输入/输出(I/O)装置。为了与此保持同步，信息处理装置也需要提高在例如实现I/O总线和存储器总线之间的数据传输的总线桥中的数据传输性能。图14示意性地示出了传统总线桥的结构；而图15示意性地示出了配备有总线桥的信息处理装置的结构。图15中示出的信息处理装置100包括中央处理单元(CPU)21-1和21-2、系统控制器23-1和23-2、总线桥20-1和20-2、纵横交换器24、存储器22-1、22-2、22-3和22-4以及I/O装置25。将CPU 21-1、存储器22-1和22-2以及纵横交换器24连接到系统控制器23-1；同样，将CPU 21-2、存储器22-3和22-4以及纵横交换器24分别连接到系统控制器23-2。两个I/O装置25通过I/O总线26分别连接到总线桥20-1和20-2；并且所述总线桥20-1和20-2通过存储器总线27分别连接到纵横交换器24。换句话说，各系统控制器23-1和23-2通过纵横交换器24分别连接到总线桥20-1、20-2，以便能够在其间通信。后面，对于表示总线桥的参考标号，当需要指定多个总线桥之一时，将使用参考标号20-1和20-2；而当要表示任一总线桥时，则使用参考标号20。如图14所示，将总线桥(存储器I/O总线桥)20设置于I/O装置25和纵横交换器24之间的I/O总线26和存储器总线27之间，并且进行这种方式的配置，使得在所述I/O总线26和存储器总线27之间传输数据，其中I/O总线26和存储器总线27具有彼此不同的协议例如将要传输的数据的时钟频率和数据长度。在配备有传统总线桥20的信息处理装置100中，存储器总线27包括写数据信号线27b，通过该写数据信号线27b而发送写数据和用于在存储器22-1到22-4中写入数据的请求(地址)；以及读数据信号线27a，通过该读数据信号线27a发送从存储器22-1和22-4中读出的读数据。此外，I/O总线26包括用于从I/O装置25接收数据的I/O接收信号线26a和用于向I/O装置25发送数据的I/O发送信号线26b。如图14所示，传统总线桥20包括发送缓冲器201、接收缓冲器202以及控制信息表203。发送缓冲器201用于临时存储从存储器22-1到22-4读出的数据，以执行直接存储器存取(DMA)读取。将I/O发送信号线26b和读数据信号线27a连接到发送缓冲器201，以便能够在其间通信，并且进行这样的配置，使得通过读数据信号线27a将来自存储器22-1到22-4的数据存储于发送缓冲器201中，并且通过I/O发送信号线27b将存储于发送缓冲器201的读数据发送到I/O装置25。接收缓冲器202用于临时存储将要写入存储器22-1到22-4的数据，以执行DMA写入。将I/O接收信号线26a和写数据信号线27b连接到接收缓冲器202，以便能够在其间通信。并且进行这样的配置，使得将来自I/O装置25的数据存储于接收缓冲器202中；并且根据存储于控制信息表203中的控制信息，通过写数据信号线27b而将存储于接收缓冲器202中的数据作为写数据发送到存储器22-1到22-4。换句话说，如图14所示，在传统总线桥20中，存储器总线27和I/O总线26共用发送缓冲器201和接收缓冲器202。此外，对存储器总线27进行这样的配置，使得通过同一写数据信号线27b而发送请求和数据。在存储器总线27中，将请求和数据作为相同的包处理。如果同时处理多个存储器请求，则顺序地执行相应的处理。对发送缓冲器201和接收缓冲器202进行这样的设置，使得以先进先出(FIFO)的方式存储和读出数据。控制信息表203用于控制对存储器22-1到22-4的存取。控制信息表203用于实现向存储器22-1到22-4发送请求、读出存储于发送缓冲器201中的读数据、向存储器22-1到22-4发送存储于接收缓冲器202的写数据等的控制。按上述配置的传统总线桥20从I/O装置25向存储器22-1到22-4发送数据，并将存储于存储器22-1到22-4的数据发送到I/O装置25；从而，传统总线桥20实现了在I/O总线26和存储器总线27间的数据传输。如上所述，人们期望增强传统总线桥20中的数据传输的性能。例如，日本特许公开(KoKai)号2000-132503公开了一种数据传输装置，其中包含目标的接口板设有多个接收缓冲器，以便始发方(initiator)能够有效地处理数据。然而，在传统总线桥20中，进行这样的配置，使得每个电路都设置发送缓冲器201和接收缓冲器202以作为电路配置，从而引起了难以将发送缓冲器201和接收缓冲器202配置为对于存储器总线27和I/O总线26的协议都最优化的缺陷。此外，也出现了下面的经济上的缺陷。例如，在I/O总线26或存储器总线27中，当改变例如总线时钟或数据长度的协议时，传统总线桥20不能处应付所述改变。从而，就要将整个总线桥20换成新的总线桥。此外，通常在例如CPU的处理器单元中，使用一种已知的技术，其中不考虑程序中描述的顺序而执行程序中的指令(无序执行)，以便实现高速处理。同时，存在一种已知技术，其中在总线桥20中，通过将发送到存储器总线27的包中的地址部分和数据部分视作不同的包，而对这些包进行处理和发送。然而，在传统总线桥20中，对I/O发送缓冲器201和I/O接收缓冲器202进行这样的设置，使得以FIFO的方式读取和写入数据。从而，不能通过将地址部分和数据部分作为不同的包来处理的技术而实现无序执行。此外，在传统总线桥20中，存在下面的问题即，当实现虚拟信道功能时(其中在虚拟信道功能中假设物理上的一条I/O总线26虚拟连接有多个信道)，不能实现包的过载(overtaking)控制。
技术实现思路
考虑到上述问题设计出本专利技术。从而，本专利技术的一个目的是提供一种数据传输装置及一种信息处理装置，其具有对于存储器总线和输入/输出总线的协议都最优化的配置，并且还能够进行无序执行(out-of-order execution)。因此，根据本专利技术的一种数据传输装置，用于在存储器总线和输入输出总线之间传输数据，其中以这种方式连接该存储器总线，使其能够在与配备有请求信号线、写数据信号线和读数据信号线的存储器的通信中，将请求、写数据和读数据分别作为包来传送；所述输入/输出总线配备有发送信号线和接收信号线，通过发送信号线和接收信号线分别将该发送数据与该接收数据作为包括发送数据和该发送数据的发送地址的包与包括接收数据和该接收数据的接收地址的包发送到输入/输出装置或者从该输入/输出装置接收，所述数据传输装置包括输入/输出接收缓冲器，能够存储通过该接收信号线从该输入/输出装置接收的该接收数据；输入/输出发送缓冲器，能够存储通过该发送信号线而发向该输入/输出装置的该发送数据；写数据缓冲器，能够存储将通过该写数据信号线而发送到该存储器的该写数据；读数据缓冲器，能够存储通过该读数据信号线而从该存储器接收的该读数据；控制信息表，具有多个相应于对该存储器的存取而形成的条目(entry)；写数据缓冲器存储处理部件，将存储于该输入/输出接收缓冲本文档来自技高网...
【技术保护点】
一种数据传输装置，用于在存储器总线（３０）和输入输出总线（３１）之间传输数据，其中以这种方式连接该存储器总线（３０），使其能够在与配备有请求信号线（３０ｃ）、写数据信号线（３０ｂ）和读数据信号线（３０ａ）的存储器的通信中将请求、写数据和读数据分别作为包而进行传送，所述输入／输出总线（３１）配备有发送信号线（３１ｂ）和接收信号线（３１ａ），通过所述发送信号线（３１ｂ）和接收信号线（３１ａ）分别将发送数据与接收数据作为包括发送数据和该发送数据的发送地址的包与包括接收数据和该接收数据的接收地址的包发送到输入／输出装置或者从该输入／输出装置接收，所述数据传输装置包括：输入／输出接收缓冲器（１５），其能够存储通过该接收信号线（３１ａ）从该输入／输出装置接收的接收数据；输入／输出发送缓冲器（１４），其能够存 储通过该发送信号线（３１ｂ）发送到该输入／输出装置的发送数据；写数据缓冲器（１３），其能够存储待通过该写数据信号线（３０ｂ）发送到该存储器的写数据；读数据缓冲器（１２），其能够存储通过该读数据信号线（３０ａ）从该存储器接收的 读数据；控制信息表（１１ａ、１１ｂ、１１ｃ、１１ｄ），其具有相应于对该存储器的存取而形成的多个条目；写数据缓冲器存储处理部件（１７），其将存储于该输入／输出接收缓冲器（１５）中的接收数据存储于该写数据缓冲器（１３）中； 写数据发送部件（３４），其通过该写数据信号线（３０ｂ），将存储于该写数据缓冲器（１３）中的接收数据作为写数据发送到该存储器；读数据缓冲器存储处理部件（３３），其将从该存储器接收的读数据存储于该读数据缓冲器（１２）中；输入／ 输出发送缓冲器存储处理部件（１８），其读出存储于该读数据缓冲器（１２）的读数据，并将该数据作为发送数据，与该发送数据的发送地址一起存储于该输入／输出发送缓冲器（１４）中；以及控制部件（１６），其根据该控制信息表（１１ａ、１１ｂ、１１ ｃ、１１ｄ）控制由读写数据发送部件（３４）和该读数据缓冲器存储部件（３３）对该存储器进行的存取。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：稻垣淳一，小薮正夫，对木润，藏本昌宏，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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