【技术实现步骤摘要】
内存管理器、处理器内存子系统、处理器和电子设备
[0001]本申请要求于2019年12月23日提交的申请号为201911340524.4、专利技术名称为“处理器系统”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
[0002]本申请涉及计算
，特别涉及一种内存管理器、处理器内存子系统、处理器和电子设备。
技术介绍
[0003]处理器，在运算过程中需要与内存之间进行数据交互，例如，从内存中读取数据，或者将数据写入到内存中。随着处理器的发展，处理器的计算能力越来越强，因此，对内存带宽的需求也越来越大，其中，内存带宽用于衡量处理器与内存之间数据交互的速率。内存带宽＝(传输倍率
×
总线位宽
×
工作频率)
÷
8，总线位宽指内存数据总线的位数，表征一次最多传输的数据的多少，工作频率也就是内存的时钟频率，传输倍率是指每条内存数据线在一个时钟脉冲周期内传输数据的次数，工作频率和传输倍率共同表征数据传输的频率。
[0004]相关技术中，处理器与内存之间通过...
【技术保护点】
【技术特征摘要】
1.一种内存管理器，其特征在于，所述内存管理器包括串并转换接口电路、内存控制电路和并行接口电路，其中，所述串并转换接口电路包括串行端和并行端，所述串行端用于与处理器连接，所述并行端分别与所述内存控制电路的第一端和所述并行接口电路的内接端连接；所述内存控制电路的第二端与所述并行接口电路的内接端连接；所述并行接口电路的外接端用于与内存连接，所述内存控制电路用于对所述处理器和所述内存之间的数据交互进行控制。2.根据权利要求1所述的内存管理器，其特征在于，所述内存管理器还包括预取缓存电路，所述预取缓存电路分别与所述串并转换接口电路的并行端、所述并行接口电路的内接端连接；所述预取缓存电路，用于从所述内存中预取并存储数据。3.根据权利要求2所示的内存管理器，其特征在于，所述预取缓存电路还与所述内存控制电路连接，所述内存控制电路用于控制所述预取缓存电路的开启和关闭。4.根据权利要求2或3所述的内存管理器，其特征在于，所述串并转换接口电路，用于接收所述处理器发送的串行化的缓存数据读请求，并将所述串行化的缓存数据读请求转换为并行化的缓存数据读请求，向所述预取缓存电路发送所述并行化的缓存数据读请求；所述预取缓存电路，用于向所述串并转换接口电路发送所述缓存数据读请求对应的并行化的第一数据；所述串并转换接口电路，还用于将所述并行化的第一数据转换为串行化的第一数据，向所述处理器发送所述串行化的第一数据。5.根据权利要求2-4任一项所述的内存管理器，其特征在于，所述串并转换接口电路，用于接收所述处理器发送的串行化的内存数据读请求，并将所述串行化的内存数据读请求转换为并行化的内存数据读请求，向所述内存控制电路发送所述并行化的内存数据读请求；所述内存控制电路，用于将所述并行化的内存数据读请求通过所述并行接口电路发送给内存；所述预取缓存电路，用于接收所述内存发送的所述内存读请求对应的并行化的第二数据，并将所述并行化的第二数据发送给所述串并转换接口电路；所述串并转换接口电路，还用于将所述并行化的第二数据转换为串行化的第二数据，向所述处理器发送所述串行化的第二数据。6.根据权利要求5所述的内存管理器，其特征在于，所述预取缓存电路，还用于在接收到所述内存发送的所述内存数据读请求对应的并行化的第二数据时，存储所述并行化的第二数据。7.根据权利要求2-6任一项所述的内存管理器，其特征在于，所述串并转换接口电路，用于接收所述处理器发送的串行化的内存数据写请求，并将所述串行化的内存数据写请求转换为并行化的内存数据写请求，向所述内存控制电路发送所述并行化的内存数据写请求；所述内存控制电路，用于将所述并行化的内存数据写请求通过所述并行接口电路发送给内存。
8.根据权利要求7所述的内存管理器，其特征在于，所述预取缓存电路，还用于从所述内存中预取并存储经所述...
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