半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路。在搭载有多个处理器和可由其进行访问的模块的半导体集成电路中，谋求容易地管理上述处理器和模块。在包括多个处理器（ＰＥ１～ＰＥ４）和可由上述处理器进行访问的模块（ＩＰ１～ＩＰ３）而构成半导体集成电路（１０）时，设置处理器管理单元（ＰＭＵ），该处理器管理单元能将给予一个上述处理器的使用其它处理器或者上述模块的许可变更到其他处理器，由此实现使处理器和模块的管理容易。上述处理器管理单元能够配置在总线和总线控制器之间。另外，上述处理器管理单元能分散配置在总线和多个处理器之间、以及总线和模块之间。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，进一步涉及用于谋求容易地管理其所包含的处理器和可由上述处理器访问的IP(设计资产)模块的技术。
技术介绍
近年来，伴随着信息处理设备的普及和对高性能化、高功能化的要求，逐渐在一个半导体芯片上搭载多个处理器和IP模块。在这些芯片中，通过对多个处理器和IP模块分配处理，在低频率也能得到高的性能。由于半导体制造技术的进步，能用半导体芯片实现的电路规模扩大，出现了有效使用多个处理器和IP模块的半导体芯片。在这些半导体芯片、特别是搭载多个不同的处理器的非对称多级处理器芯片中，是以一个核为主部件来对其他核分配处理进行控制的方式或者分别独立进行动作的方式等，人们正在寻求简单且有效地使用所搭载的处理器和IP模块的方法。另外，由于多个程序由多个处理器同时执行，所以也在寻求防止由其他处理器执行中的程序的破坏或者防止存储区域被偷看这样的安全性的对策。对于此，在专利文献1和专利文献2公开了用于容易管理、使用处理器和IP模块等的模块并将其有效活用的硬件和方式。在相关的现有技术中，提出了由专用电路和软件来管理模块、提高性能的方法，但是并没有考虑在搭载有多个处理器时较为重要的分级管理、即某个处理器将允许其自身使用的处理器和IP模块的使用许可给予其他处理器这种情况。另外，如上述那样的安全性的侧面也没有特别考虑。专利文献1日本特开2004-192052号公报专利文献2日本特开2001-167058号公报
技术实现思路
在专利文献1和专利文献2所示的现有的方法中，假想了比较少的处理器和IP模块，关于分级管理没有被考虑。另外，关于执行不能信任的程序、尤其是执行像管理其他处理器或存储器的读/写那样的程序的情况，没有被特别地考虑。在该情况下，必须通过操作系统或其他软件来解决上述问题，能考虑到处理和程序的复杂化和由与此相关的处理带来的管理费用的增大等。另外，也能考虑到对于不能信任的程序，用软件也不能完全解决。今后，伴随嵌入式设备的高性能化和高功能化，将搭载更多的处理器和IP模块，所以，能考虑到像上述那样的问题会变得显著。本专利技术的目的在于，提供在搭载有多个处理器和可由其访问的模块的半导体集成电路中使上述处理器和模块的管理容易的技术。另外，本专利技术的另一个目的在于，提供用于容易地实现处理器和IP模块的分级管理和每个处理器的存储区域的访问控制的技术。进而，本专利技术的又一目的在于，提供使搭载了多个处理器和IP模块的半导体芯片容易使用和削减管理费用的技术。并且，本专利技术的又一目的在于谋求提高在使用时的安全性。本专利技术的上述以及其他目的和新的特征从本说明书的记述和附图可以明确。在本申请所公开的专利技术中，简要说明具有代表性的概要如下。即，在包括多个处理器和可由上述处理器进行访问的模块，而构成半导体集成电路时，设置处理器管理单元，该处理器管理单元能将给予一个上述处理器的使用其它处理器或者上述模块的许可变更到其他处理器。采用上述手段，处理器管理单元能将给予一个上述处理器的使用其它处理器或者上述模块的许可变更到其他处理器。这能实现使处理器和模块的管理容易。此时，在上述半导体集成电路中，可以包括总线，用于连接上述多个处理器和上述模块；和总线控制器，可对经由上述总线进行的数据通信进行控制。在该情况下，上述处理器管理单元能配置在上述总线和上述总线控制器之间。在包括用于连接上述多个处理器和上述模块的总线的情况下，上述处理器管理单元能分散配置在上述总线和上述多个处理器之间、以及上述总线和上述模块之间。能够设置处理器ID信号线，该信号线可传输用于识别上述多个处理器中的各个处理器的处理器ID信息。上述处理器管理单元包括存储部，能存储上述多个处理器中的每个处理器的使用其他处理器或者上述模块的许可信息；控制逻辑，根据在上述存储部所存储的信息，进行用于将给予一个上述处理器的使用其它处理器或者上述模块的许可变更到其他处理器的控制。另外，上述处理器管理单元包括存储部，能存储上述多个处理器中的每个处理器的向其他处理器或者上述模块内的存储区域的访问许可信息；控制逻辑，根据在上述存储部所存储的访问许可信息，进行用于将给予一个上述处理器的访问其他处理器或者上述模块内的存储区域的许可变更到其他处理器的控制。此时，上述存储部能够包括第一寄存器，表示上述处理器的控制许可和使用状况；第二寄存器，表示对上述处理器内的存储区域和上述模块内的存储区域的读出和写入的许可状况。在该情况下，在上述多个处理器中的第一处理器的管理下，存在分别和上述第一处理器不同的第二处理器和第三处理器时，通过更新上述第一寄存器，能够变更上述第二处理器和上述第三处理器的关系。另外，在上述多个处理器中的第一处理器的管理下，存在分别和上述第一处理器不同的第二处理器和第三处理器，并存在向上述第二处理器和上述第三处理器的写许可时，通过更新上述第二寄存器，能够变更上述第二处理器和上述第三处理器的关系。通过进行这样的控制，可进行上述处理器和模块的分级管理。另外，由于能进行上述处理器和模块的分级管理，能够实现使上述处理器和模块的管理容易，并且能够削减使用时的管理费用。进而，通过上述处理器和模块的管理，能够防止由非法的程序造成的数据的读出和破坏。简单地说明由本专利技术所公开的专利技术中具有代表性的半导体集成电路得到的效果如下。即，能够提供用于在搭载有多个处理器和可由其进行访问的模块的半导体集成电路中使上述处理器和模块的管理容易的技术。附图说明图1是作为本专利技术的半导体集成电路的一例的微型计算机的结构例框图。图2是上述微型计算机中的处理器管理单元所包括的寄存器PECMLR的说明图。图3是上述微型计算机中的处理器管理单元所包括的寄存器MRWMR的说明图。图4是对由上述寄存器PECMLR管理的地址区域的访问控制动作的流程图。图5是对由上述寄存器MRWMR管理的地址区域的访问控制动作的流程图。图6是更新上述寄存器PECMLR时的流程图。图7是更新上述寄存器MRWMR时的流程图。图8是在上述微型计算机中由处理器PE-A使用处理器PE-B时的使用顺序的流程图。图9是上述微型计算机所包括的处理器和IP模块的使用例的说明图。图10是使用了上述微型计算机的通信的说明图。图11是表示上述微型计算机的另一结构例的框图。具体实施例方式图1表示作为本专利技术的半导体集成电路的一例的微型计算机。图1所示的微型计算机10没有被特别地限制，其包括4个处理器PE1～PE4、3个IP模块IP1～IP3、总线桥BUSB、处理器管理单元PMU、总线状态控制器BSC、ID门IDG1～IDG4、处理器间总线100、外部总线101、处理器ID信号线102，形成在单晶硅基板等一个半导体基板上。处理器PE1～PE4按照预先设定的程序进行运算处理。该处理器PE1～PE4没有被特别地限制，但彼此为相同的结构。处理器PE1包括中央处理装置CPU、局部存储器LMEM、直接内存存取控制器DMAC、总线接口BIF。中央处理装置CPU按照指令进行运算。局部存储器LMEM主要用于在处理器PE1内存储运算的数据和程序，但也可以从该处理器PE1外进行访问。直接内存存取控制器DMAC是用于不使用中央处理装置CPU地进行数据传送的模块。总线接口BIF是用于连接处理器内部的总线和ID门IDG的接口。IP模块本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括多个处理器和可由上述处理器访问的模块，其特征在于：包括处理器管理单元，能将给予一个上述处理器的使用其它处理器或者上述模块的许可变更到其他处理器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：田中博志，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]