数据打包电路和数据打包方法技术

本发明专利技术实施例提供一种数据打包电路和数据打包方法，用于采用固定速率连结(FRL)模式的高画质多媒体接口发送器中。所述数据打包电路可在多个单位时间内输出多个FRL超级区块，且所述数据打包方法包括如下步骤。把在第i个单位时间内所输入数据打包电路的多笔有效数据映射成多个FRL字符，并存入第一或第二缓冲器中。同时统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置来组成第i个FRL超级区块，刚好在第i+1个单位时间内输出，其中i为正整数。

【技术实现步骤摘要】
数据打包电路和数据打包方法
本专利技术涉及一种数据打包电路和数据打包方法，且特别涉及一种数据打包电路和数据打包方法，用于采用固定速率连结(FixedRateLink，FRL)模式的高画质多媒体接口(HighDefinitionMultimediaInterface，HDMI)发送器中。
技术介绍
FRL模式为HDMI2.1规格所定义的新传输模式，且采用FRL模式的HDMI发送器除了要把数据从旧有规格(例如，HDMI2.0或1.4)所定义的最小化传输差分信号(TransitionMinimizedDifferentialSignaling，TMDS)模式转换到FRL模式外，还必须打包成FRL模式下所传输的封包格式。因此，如何设计出一种全新的数据打包电路和数据打包方法，用于采用FRL模式的HDMI发送器中则成为本领域的一项重要课题。
技术实现思路
有鉴于此，本专利技术实施例提供一种数据打包电路，用于采用FRL模式的HDMI发送器中，并在多个单位时间内输出多个FRL超级区块(SuperBlocks)。所述数据打包电路包括FRL打包电路、第一缓冲器、第二缓冲器、单位时间产生电路、数据映射电路以及计算控制电路。数据映射电路可依照单位时间产生电路来把在第i个单位时间内所输入的多笔有效数据(ValidData)映射成多个FRL字符(Characters)，并存入第一或第二缓冲器中。计算控制电路则同时统计该多笔有效数据的三个位元组(Tri-byte，三字节)数量，以决定插入空字符(GapCharacter，间隔字符)的数量和位置，并经由FRL打包电路来组成第i个FRL超级区块，刚好在第i+1个单位时间内输出，其中i为正整数。除此之外，本专利技术实施例还提供一种数据打包方法，用于采用FRL模式的HDMI发送器中。此HDMI发送器包括数据打包电路，在多个单位时间内输出多个FRL超级区块，且所述数据打包方法包括如下步骤。把在第i个单位时间内所输入数据打包电路的多笔有效数据映射成多个FRL字符，并存入第一或第二缓冲器中。同时统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置来组成第i个FRL超级区块，刚好在第i+1个单位时间内输出。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1是本专利技术实施例所提供的数据打包电路的方框图。图2是本专利技术实施例所提供的数据打包方法的步骤流程图。符号说明1：数据打包电路10：FRL打包电路11：第一缓冲器12：第二缓冲器13：单位时间产生电路14：数据映射电路15：计算控制电路S210～S220：流程步骤具体实施方式以下是通过特定的具体实施例来说明本专利技术的实施方式，本领域技术人员可由本说明书所提供的内容了解本专利技术的优点与效果。本专利技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本专利技术的构思下进行各种修改与变更。另外，本专利技术的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本专利技术的相关
技术实现思路
，但所提供的内容并非用以限制本专利技术的保护范围。应当理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种元件或者信号，但这些元件或者信号不应受这些术语的限制。这些术语主要是用以区分一元件与另一元件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包含相关联的列出项目中的任一个或者多个的组合。需先说明的是，FRL模式下所传输的封包称为超级区块，且其大小固定而内容物将由有效数据和无效的空字符所组成。有效数据和空字符的分配比例可随不同实体连结速率(PhysicalLinkRate)和不同传输情境作改变。也就是说，即使FRL模式可具有传输频宽固定的特性，但在某一些传输情境下，空字符则可能被分配过高比例，而在另一些传输情境下，输出频率也可能不足以把收到的数据及时送出。另外，HDMI2.1规格还指出，输出有效数据的实时速率与输入有效数据的平均速率之间，不能有太大偏差而要满足FRL数据流计量要求(DataFlowMeteringRequirement)。因此，采用FRL模式的HDMI发送器必须要有缓冲器来实现FRL超级区块的打包机制。然而，越大的缓冲器就代表越大的芯片面积或存储器以导致成本增加，所以本实施例除了提出一种全新的数据打包电路和数据打包方法，可实现把数据从TMDS模式转换到FRL模式外，本实施例的优点之一还在于，可使用较小的缓冲器来降低成本。请参阅图1，图1是本专利技术实施例所提供的数据打包电路的方框图。数据打包电路1包括FRL打包电路10、第一缓冲器11、第二缓冲器12、单位时间产生电路13、数据映射电路14以及计算控制电路15，其中上述各电路可以是通过纯硬件来实现，或者是通过硬件搭配固件或软件来实现，但本专利技术并不以此为限制。除此之外，上述各电路可以是整合或分开设置，但本专利技术亦不以此为限制。值得一提的是，当FRL模式选定通道数量(例如，3lane或4lane)并确定连结速率(例如，3GHz、6GHz、8GHz、10GHz或12GHz)后，数据打包电路1所输出每一FRL超级区块的时长就是固定。因此，单位时间产生电路13可将数据打包电路1输出一个FRL超级区块的时长视为一个单位时间。也就是说，数据打包电路1将在多个单位时间内输出多个FRL超级区块，且每一单位时间的长度为固定，该长度还依据通道数量和连结速率所决定。另外，如图1所示，数据映射电路14可依照单位时间产生电路13来把在第i个单位时间内所输入的多笔有效数据映射成多个FRL字符，并存入第一缓冲器11或第二缓冲器12中。由于有效数据映射成FRL字符的运行原理已为HDMI2.1规格所定义，因此有关其细节于此就不再多加赘述。总而言之，不同于现有技术，本实施例将以输出一个FRL超级区块的时长作为进行收集输入有效数据的单位时间。另一方面，计算控制电路15则同时统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置，并经由FRL打包电路10来组成(或者说打包成)第i个FRL超级区块，刚好在第i+1个单位时间内输出，其中i为正整数。举例来说，数据映射电路14可把在第1个单位时间内所输入的多笔有效数据映射成多个FRL字符，并存入第一缓冲器11中。同时，计算控制电路15则统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置，并经由FRL打包电路10来组成第1个FRL超级区块，刚好在第2个(即下一个)单位时间内输出。应当理解的是，该多笔有效数据可包括视频数据(VideoData)、数据封包(DataPackage)和/或控制信号等，而且由于根据该多笔有效数据的三个位元组数量来决定插入的空字符数量和位置已为本
中技术人员所熟知，因此有关其细节于此也不再多加赘述。类似本文档来自技高网...

【技术保护点】
1.一种数据打包电路，用于采用固定速率连结模式的高画质多媒体接口发送器中，并在多个单位时间内输出多个固定速率连结超级区块，该数据打包电路包括：/n一固定速率连结打包电路；/n一第一缓冲器；/n一第二缓冲器；/n一单位时间产生电路；/n一数据映射电路，依照该单位时间产生电路来把在第i个单位时间内所输入的多笔有效数据映射成多个固定速率连结字符，并存入该第一缓冲器或该第二缓冲器中；以及/n一计算控制电路，同时统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置，并经由该固定速率连结打包电路来组成第i个固定速率连结超级区块，刚好在第i+1个单位时间内输出，其中i为正整数。/n

【技术特征摘要】
1.一种数据打包电路，用于采用固定速率连结模式的高画质多媒体接口发送器中，并在多个单位时间内输出多个固定速率连结超级区块，该数据打包电路包括：
一固定速率连结打包电路；
一第一缓冲器；
一第二缓冲器；
一单位时间产生电路；
一数据映射电路，依照该单位时间产生电路来把在第i个单位时间内所输入的多笔有效数据映射成多个固定速率连结字符，并存入该第一缓冲器或该第二缓冲器中；以及
一计算控制电路，同时统计该多笔有效数据的三个位元组数量，以决定插入空字符的数量和位置，并经由该固定速率连结打包电路来组成第i个固定速率连结超级区块，刚好在第i+1个单位时间内输出，其中i为正整数。


2.如权利要求1所述的数据打包电路，其中每一所述单位时间的长度为固定，且该长度还依据通道数量和连结速率所决定。


3.如权利要求1所述的数据打包电路，其中该第一缓冲器和该第二缓冲器是以乒乓模式交替存储在第k和第k+1个单位时间内所映射成的所述固定速率连结字符，其中k为大于0的奇整数。


4.如权利要求1所述的数据打包电路，其中该多笔有效数据包括视频数据、数据封包和/或控制信号。


5.如权利要求1所述的数据打包电路，其中该计算控制电路还根据该多笔有效数据的该三个位元组数量，以决定加入地图字符的数量，并经由该固定速率连结打包电...

【专利技术属性】
技术研发人员：宋莹莹，吕建勳，彭依涵，詹钧杰，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71