一种PLC扩展系统、PLC系统通信方法及存储介质技术方案

本发明专利技术实施例提供了一种PLC扩展系统、PLC系统通信方法及存储介质，用于实现PLC系统的扩展，降低电路复杂度，节约硬件成本。本发明专利技术实施例中的PLC扩展系统包括：主模块以及至少一个CPLD复杂可编程逻辑器件；其中，所述主模块与所述至少一个CPLD之间采用扩展总线进行级连；所述主模块包括微处理器以及可编程逻辑门阵列器件；所述可编程逻辑门阵列器件，用于加载编程数据并实现所述编程数据对应的逻辑功能；所述微处理器，用于输出编址信号，并控制所述主模块与所述至少一个CPLD进行通信；所述至少一个CPLD基于扩展总线依次接收所述编址信号；接收到编址信号之后，第一级CPLD之后的每个CPLD在上一级CPLD的地址上增加预设数值，以生成自身的地址。

【技术实现步骤摘要】
一种PLC扩展系统、PLC系统通信方法及存储介质
本专利技术涉及自动化控制
，尤其涉及一种PLC扩展系统、PLC系统通信方法及存储介质。
技术介绍
PLC(ProgrammableLogicController，可编程逻辑控制器)作为工业自动化设备的控制层对整个系统起着至关重要的作用。随着控制对象增多、工艺愈加复杂，单一依靠小型PLC本体来实现如此众多的控制任务则难以实现，所以PLC扩展模块的开发则显得尤为重要。现有的PLC扩展方案中，需要为每个扩展模块设置硬件译码电路，每个扩展模块通过地址线与硬件译码电路连接，通过至少一个硬件译码电路分配各个扩展模块的地址。因此，现有的PLC扩展方案，需要设置至少一个硬件译码电路，增加了电路复杂度以及硬件成本。
技术实现思路
本专利技术实施例提供了一种PLC扩展系统、PLC系统通信方法及存储介质，用于实现PLC系统的扩展，降低电路复杂度，节约硬件成本。本专利技术实施例第一方面提供了一种PLC扩展系统，可包括：主模块以及至少一个CPLD复杂可编程逻辑器件；其中，所述主模块与所述至少一个CPLD之间采用扩展总线进行级连；所述主模块包括微处理器以及可编程逻辑门阵列器件；所述可编程逻辑门阵列器件，用于加载编程数据并实现所述编程数据对应的逻辑功能；所述微处理器，用于输出编址信号，并控制所述主模块与所述至少一个CPLD进行通信；所述至少一个CPLD基于扩展总线依次接收所述编址信号；接收到编址信号之后，第一级CPLD之后的每个CPLD在上一级CPLD的地址上增加预设数值，以生成自身的地址。可选的，作为一种可能的实施方式，本申请实施例中，所述可编程逻辑门阵列器件为FPGA现场可编程逻辑门阵列。可选的，作为一种可能的实施方式，本申请实施例中，所述可编程逻辑门阵列器件包括两个级联的CPLD。本专利技术实施例第二方面提供了一种PLC系统通信方法，可包括：输出包含目的地址的通信请求信号，以使得接收到所述通信请求信号的CPLD确定与所述目的地址一致的目标CPLD；读取所述目标CPLD对所述通信请求信号的应答信号。可选的，作为一种可能的实施方式，本专利技术实施例中，输出包含目的地址的通信请求信号，包括：输出包含目的地址的通信请求信号为I/O端口配置查询信号，以获取目标CPLD的I/O端口配置信息。可选的，作为一种可能的实施方式，本专利技术实施例中，输出包含目的地址的通信请求信号，包括：输出包含目的地址的通信请求信号为数据写入信号，以将数据写入目标CPLD。可选的，作为一种可能的实施方式，本专利技术实施例中，读取所述目标CPLD对所述通信请求信号的应答信号，包括：当检测到所述目标CPLD的第一类端口的状态处于应答状态时，基于扩展总线读取所述目标CPLD的第二类端口的状态值，并根据所述第二类端口的状态值生成应答数据；其中，所述第一类端口为控制信号传输的数据端口，所述第二类端口为通信数据传输的数据端口。可选的，作为一种可能的实施方式，本专利技术实施例中，所述第一类端口的数量为一个或多个。可选的，作为一种可能的实施方式，本专利技术实施例中，所述第二类端口的数量为一个或多个。本专利技术实施例第三方面提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面及第一方面中任意一种可能的实施方式中的步骤。从以上技术方案可以看出，本专利技术实施例具有以下优点：本申请中的PLC扩展系统，每个扩展的CPLD可以基于扩展总线依次接收到编址信号，然后获取上一级CPLD的地址，并在上一级CPLD的地址上增加预设数值，以生成自身的地址。相对于现有技术，本申请无需设置单独的硬件译码电路连接和地址线，降低了电路复杂度，节约了硬件成本。附图说明图1为本专利技术实施例中一种PLC扩展系统的一个实施例示意图；图2为本专利技术实施例中一种PLC系统通信方法一个实施例示意图；图3为本专利技术实施例中一种PLC扩展系统的一个具体应用实施例示意图。具体实施方式本专利技术实施例提供了一种PLC扩展系统、PLC系统通信方法及存储介质，用于实现PLC系统的扩展，降低电路复杂度，节约硬件成本。为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。为了便于理解，下面对本专利技术实施例中的具体流程进行描述，请参阅图1，本专利技术实施例中一种PLC扩展系统的一个实施例可包括：主模块10以及至少一个CPLD(复杂可编程逻辑器件)；其中，所述主模块10与所述至少一个CPLD之间采用扩展总线进行级连；所述主模块10包括微处理器101以及可编程逻辑门阵列器件102；所述可编程逻辑门阵列器件102，用于加载编程数据并实现所述编程数据对应的逻辑功能；所述微处理器101，用于输出编址信号，并控制所述主模块与各个CPLD进行通信。PLC扩展系统在上电之后，微处理器可以执行预设的程序输出编址信号。与主模块级联的每个CPLD可以基于扩展总线依次接收该编址信号，并响应该编址信号。具体的，第一级CPLD之后的每个CPLD在接收到编址信号之后，可以获取上一级CPLD的地址，并在上一级CPLD的地址上增加预设数值，以生成自身的地址。其中，第一级CPLD为与微处理器电连接最近的CPLD，其余扩展的CPLD依次与第一级CPLD级联。第一级CPLD的地址可以直接从主模块中接收得到。本申请中的PLC扩展系统，每个扩展的CPLD可以基于扩展总线依次接收到编址信号，然后获取上一级CPLD的地址，并在上一级CPLD的地址上增加预设数值，以生成自身的地址。相对于现有技术，本申请无需设置单独的硬件译码电路连接和地址线，降低了电路复杂度，节约了硬件成本。可选的，作为一种可能的实施方式，本申请中的可编程逻辑门阵列器件102可以是FPGA(现场可编程逻辑门阵列)，也可以是由两个或两个以上的CPLD级联组成的器件，具体此处不做限定。请参阅图2，下面将对上述PLC扩展系统中本文档来自技高网...

【技术保护点】
1.一种PLC扩展系统，其特征在于，包括：主模块以及至少一个CPLD复杂可编程逻辑器件；其中，/n所述主模块与所述至少一个CPLD之间采用扩展总线进行级连；/n所述主模块包括微处理器以及可编程逻辑门阵列器件；/n所述可编程逻辑门阵列器件，用于加载编程数据并实现所述编程数据对应的逻辑功能；/n所述微处理器，用于输出编址信号，并控制所述主模块与所述至少一个CPLD进行通信；/n所述至少一个CPLD基于扩展总线依次接收所述编址信号；/n接收到编址信号之后，第一级CPLD之后的每个CPLD在上一级CPLD的地址上增加预设数值，以生成自身的地址。/n

【技术特征摘要】
1.一种PLC扩展系统，其特征在于，包括：主模块以及至少一个CPLD复杂可编程逻辑器件；其中，
所述主模块与所述至少一个CPLD之间采用扩展总线进行级连；
所述主模块包括微处理器以及可编程逻辑门阵列器件；
所述可编程逻辑门阵列器件，用于加载编程数据并实现所述编程数据对应的逻辑功能；
所述微处理器，用于输出编址信号，并控制所述主模块与所述至少一个CPLD进行通信；
所述至少一个CPLD基于扩展总线依次接收所述编址信号；
接收到编址信号之后，第一级CPLD之后的每个CPLD在上一级CPLD的地址上增加预设数值，以生成自身的地址。


2.根据权利要求1所述的PLC扩展系统，其特征在于，所述可编程逻辑门阵列器件为FPGA现场可编程逻辑门阵列。


3.根据权利要求1所述的PLC扩展系统，其特征在于，所述可编程逻辑门阵列器件包括两个级联的CPLD。


4.一种PLC系统通信方法，其特征在于，应用于如权利要求1至3中任一项所述的PLC扩展系统，所述方法包括：
输出包含目的地址的通信请求信号，以使得接收到所述通信请求信号的CPLD确定与所述目的地址一致的目标CPLD；
读取所述目标CPLD对所述通信请求信号的应答信号。

【专利技术属性】
技术研发人员：曾红勇，刘涛，
申请(专利权)人：深圳市英威腾电气股份有限公司，
类型：发明
国别省市：广东;44