处理器间中断制造技术

根据本发明专利技术的实施方案，描述了用于多处理器系统中的处理器间中断的方法和装置。实施方案包括将处理器间中断请求写入第一存储位置；监视第一存储位置；在第一存储位置中检测处理器间中断请求；调用用于处理器间中断请求的函数；以及执行用于处理器间中断请求的函数。

【技术实现步骤摘要】
本申请为分案申请，其原申请是申请日为2004年7月21日，申请号为200480028513.8，专利技术名称为“处理器间中断”的中国专利技术专利申请。
本专利技术的实施方案通常涉及计算机操作，并且更具体地，涉及处理器间中断。
技术介绍
计算机可以包括多个处理器，处理器可以包括物理和逻辑处理器。操作系统可以利用处理器间中断(Inter-processor interrupt，IPI)来在系统中的处理器间传送请求。操作系统可以使用处理器间中断，从而使一个处理器启动针对一个或更多个其他处理器的特定操作。这些操作可以包括TLB(翻译后援缓冲器(Translation Lookaside Buffer))击落(shootdown)中断，其中，处理器向其他处理器发送中断以请求无效TLB入口。响应于由发送处理器所做的全局改变，诸如线性地址映射的改变或用于特定存储器范围的存储器缓存(cache)属性的改变，接收处理器可以启动缓存清洗(cache flushing)。然而，处理器间中断信号会需要用于发送处理器侧和接收处理器侧的大量开销。发送处理器需要执行存储器访问，以通过可编程中断控制器(诸如本地高级可编程中断控制器(APIC))来发送中断。反过来，接收处理器在接收中断的处理中会占用相当大的开销。附图说明可以通过参考下述说明书和用来示例说明本专利技术的实施方案的附图来最佳地理解本专利技术。在附图中：图1示例说明发送处理器序列(sequence)；图2示例说明接收处理器序列；图3示例说明发送处理器序列的实施方案；图4示例说明接收处理器序列的实施方案；图5说明处理器间中断序列的实施方案；以及图6示例说明多处理器计算机的实施方案。具体实施方式描述用于多处理器系统中的处理器间中断的方法和装置。在本专利技术的实施方案中，使用用来调用中断的指令来执行处理器间中断函数(function)。所述指令在此称为Mcall指令，尽管指令可以具有任何名称。在所述实施方-->案中，发送处理器侧的函数的操作成本是对回写存储位置(memory location)的存储操作，而接收侧的成本是对函数的强制调用。本专利技术的实施方案可以大大地降低处理器间中断的操作成本，由此提高系统性能。根据本专利技术的实施方案，中断函数是由通过存储器系统发送的信号来执行的。发送处理器执行对写回存储位置的存储操作。所述存储操作由此触发接收侧上的函数调用。所述操作可以与通过APIC发送的通用中断形成对照。通过降低发送处理器间中断的成本，所述实施方案可以允许在多处理器和多线程环境中的改进的操作系统性能。在本专利技术的实施方案中，可以在没有APIC的情况下或在具有可选择的信号操作的系统中，执行处理器间中断函数。图1所示为用于发送处理器间中断的常规机制。在该示例中，第一启动或发送处理器向第二接收或目标处理器提供中断。在图1中提供的实施例涉及用两个32位写操作编写的64位命令。在该序列中，第一处理器执行下述任务：1.通过写入处理器本地APIC任务优先级寄存器105，提高中断请求级(IRQL)。这是对非缓存位置的写入。2.(在存储位置或寄存器中)创建写入处理器本地APIC中断命令寄存器的命令110。除了其他参数之外，所述命令指定目标处理器和用于中断所述目标处理器的中断矢量V。中断矢量V将对应于中断服务例程，所述中断服务例程响应于发送处理器间中断而在目标处理器上被执行。3.将所述命令写入处理器本地APIC中断命令寄存器(ICR)115。这是对非缓存位置的写入。用于写入该命令的过程可以包括：a.禁止(disable)中断的操作120。b.等待本地APIC不忙125。这可以通过轮询中断命令寄存器中的BUSY位来完成。c.将所述命令的高32位写入APIC中断命令寄存器的高位字(high word)130。d.将所述命令的低32位写入APIC中断命令寄存器的低位字(low word)135。e.等待本地APIC不忙140f.重新使能(re-enable)中断操作145。4.等待目标处理器通过向特定存储位置写入特定数据值确认处理器间中断的接收150。所述写入将作为刚刚发送在所述目标处理器上的中断的服务的部分而发生。5.恢复正常操作155。在接收处理器上，中断通常被锁存并通过包含在本地APIC中断输送机制中的逻辑被输送到处理器核心(core)。所示的中断机制考虑处理器核心正在其下操作的中断优先级-->(如在APIC任务优先级寄存器中所反映的)，可以具有较高优先级的其他未决中断，以及处理器的核心的可中断性状态。当处理器核心具有使能的中断并且对应于处理器间中断的矢量为未决的最高优先级中断矢量时，那么本地APIC将所述矢量分配到所述核心。对接收处理器来讲，图2所示为事件的一般序列。用于接收处理器的处理器间中断过程可以包括：1.处理器的本地APIC将对应于中断服务例程(ISR)的中断矢量V分配到处理器核心205。在引导时(boot time)，OS就已经编程了对应于矢量V的中断描述符表项目，以包含中断门和中断服务例程。2.将任务优先权寄存器级别提高到对应于矢量V的级别210。3.处理器核心通过中断描述符表来分配所述矢量V 215。4.对应于处理器间中断的中断服务例程通过被禁用的中断来获得控制220。5.中断服务例程写入存储位置以便发信号通知发送处理器收到处理器间中断225。6.执行用于处理器间中断的动作230。7.恢复正常操作235。在本专利技术的实施方案中，将指令(本说明书中的Mcall指令)用于中断的操作可以简化用于发送处理器和接收处理器的操作序列。在引导时，多处理器系统中的每个处理器可以寄存函数，所述函数对应于在接收中断服务例程上的核心模式中执行的中断服务例程，诸如通过Mcall指令的处理器间中断函数。然而，所述操作可以另外通过其他机制来实现，包括使用模型特定寄存器(model specific register)。图3所示是用于发送处理器的处理器间中断序列的实施方案。用于发送处理器的过程可以包括：1.对线性地址X，执行处理器间中断请求的存储器写入305。2.通过轮询特定存储位置来确定值是否有变化，等待接收处理器确认处理器间中断的接收310。所述值的变化是通过作为接收处理器上的中断的服务的一部分的写入而出现的。对处理器间中断的传输来讲，该操作是不需要的，并且在一些实施方案中，不轮询存储位置或收到接收中断的确认，操作也可以恢复。3.当存储位置具有变化的值时本文档来自技高网...

【技术保护点】
一种方法，包括：　将处理器间中断请求写入第一存储位置；　监视所述第一存储位置；　在所述第一存储位置中，检测所述处理器间中断请求；　调用用于所述处理器间中断请求的函数，该函数相应于中断服务例程；以及　执行用于所述 处理器间中断请求的函数。

【技术特征摘要】
US 2003-7-31 10/631,5221.一种方法，包括：
将处理器间中断请求写入第一存储位置；
监视所述第一存储位置；
在所述第一存储位置中，检测所述处理器间中断请求；
调用用于所述处理器间中断请求的函数，该函数相应于中断服务例程；以及
执行用于所述处理器间中断请求的函数。
2.如权利要求1所述的方法，进一步包括将确认信息写入第二存储位置，以确认接
收到所述处理器间中断请求.
3.如权利要求2所述的方法，进一步包括监视所述第二存储位置，以获得接收到所
述处理器间中断请求的确认。
4.如权利要求1所述的方法，进一步包括在检测到所述处理器间中断请求时，建立
用于使能环转换的状态。
5.如权利要求1所述的方法，进一步包括在检测到所述处理器间中断请求时，保存
接收所述中断的处理器的当前状态。
6.如权利要求1所述的方法，其中，所述第一存储位置是线性存储位置。
7.如权利要求1所述的方法，其中，所述第一存储位置用于第一处理器，所述第一
处理器监视所述第一存储位置。
8.如权利要求1所述的方法，其中，所述第一存储位置用于多个处理器，所述处理
器中的每一个监视所述第一存储位置。
9.如权利要求1所述的方法，进一步包括将所述处理器间中断请求写入多个存储位
置，所述多个存储位置中的每一个被一个或更多个处理器监视.
10.一种处理器，包括：
核心；以及
可编程的中断控制器，其具有中断输送装置，所述中断输送装置被耦合到所述核心，
以锁存处理器间中断并把所述处理器间中断输送到所述核心，所述核心通过中断描述符表
分配矢量；
所述处理器进一步包括，执行单元和逻辑装置，所述执行单元和逻辑装置执行使所述
处理器进入如下状态的指令，在所述状态中所述处理器监视对存储位置的写入，并且，当
检测到所述写入时，转移执行控制给中断服务例程，以服务所述中断.
11.如权利要求10所述的处理器，其中，所述指令是标识地址的存储指令，并且其
中所述处理器通过强制调用把执行控制转移给所述中断服务例程。
12.如权利要求10所述的处理器，其中，所述存储器写入是对缓存的存储位置的写
入。
13.如权利要求10所述的处理器，其中，所述状态还根据需要使能向内核模式的环
转换。
14.如权利要求10所述的处理器，其中，所述指令用线性地址标识所述存储位置。
15.一种处理器，包括：
核心；以及
执行单元和逻辑装置，所述执行单元和逻辑装置执行使处理器进入如下状态...

【专利技术属性】
技术研发人员：珀尔哈马伦德，詹姆斯克罗斯兰，夏夫南丹考希科，阿尼尔阿加瓦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]