用于高速缓存存储器的最大驻留替换的方法和系统技术方案

本发明专利技术提供供在基于ＣＤＭＡ的产品和服务中使用的技术，其包括在标签未中分配后替换高速缓存存储器分配以便使多个组路的驻留最大化。此处，针对所述高速缓存存储器形成牺牲路的先进先出（ＦＩＦＯ）替换列表的步骤，其中所述ＦＩＦＯ替换列表的深度近似等于所述高速缓冲存储器组中的路的数目。方法和系统仅在标签未中导致标签未中分配的情况下将牺牲路放置在所述ＦＩＦＯ替换列表上，所述牺牲路被放置在所述ＦＩＦＯ替换列表的尾部处任何先前选定的牺牲路之后。通过例如以下方式阻止在所述牺牲路的先前分配未完成的情况下使用所述ＦＩＦＯ替换列表上的牺牲路：停止重新使用请求，直到所述牺牲路的此初始分配完成为止，或者重播重新使用请求，直到所述牺牲路的此初始分配完成为止。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的标的物涉及支持通信产品和服务的数字信号处理。更明确地说，本揭示案涉及一种用于高速缓存存储器的最大驻留替换的新颖且改进的方法和系统，其可用于手持机或其它通信系统的数字信号处理器。
技术介绍
电子设备和支持性软件应用程序越来越多地涉及数字信号处理。家庭影院、计算机制图、医学成像和电信均依赖于信号处理技术。数字信号处理需要复杂但重复的算法的快速数学。许多应用程序需要实时计算，即信号是连续的时间函数，其必须经取样并转换为二进制以供数值处理。因此，处理器必须执行在样本到达时对其执行离散计算的算法。数字信号处理器或DSP的结构经优化以处置此类算法。良好的信号处理引擎的特征包括快速且灵活的算术计算单元、去往和来自计算单元的不受限制的数据流、计算单元中扩展的精度和动态范围、有效的程序排序和易于编程。DSP技术的一项有希望的应用包括例如码分多址(CDMA)系统等通信系统，其支持用户之间经由卫星或地面链路的语音和数据通信。在题为“使用卫星或地面转发器的扩展频谱多址通信系统(SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATIONSYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS)”的第4,901,307号美国专利和题为“用于在CDMA蜂窝式远程手持机系统中产生波形的系统和方法(SYSTEMAND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULARTELEHANDSET SYSTEM)”的第5,103,459号美国专利中揭示多址通信系统中的CDMA过程使用，所述美国专利均转让给所主张标的物的受让人。CDMA系统通常经设计以符合一个或一个以上电信(现在为串流视频)标准。一项此类第一代标准是“双模式宽带扩展频谱蜂窝式系统的TIA/EIA/IS-95终端-基站兼容性标准”，下文中称为IS-95标准。IS-95CDMA系统能够传输语音数据和包数据。可更有效传输包数据的近代标准由名为“第3代伙伴计划”(3GPP)的协会提供，且在包括第3G TS 25.211号、第3G TS 25.212号、第3G TS 25.213号和第3G TS 25.214号文献的一-->组文献中具体描述，公众可容易得到所述文献。3GPP标准在下文中称为W-CDMA标准。还存在视频压缩标准，例如MPEG-1、MPEG-2、MPEG-4、H.264和WMV(视窗媒体视频)，以及此类无线手持机将越来越多采用的许多其它标准。数字信号处理器(DSP)可有效用于遵守以上标准的无线手持机。明确地说，无线手持机正要求且将越来越多地要求DSP执行来自面向用户、科学的多媒体应用程序以及许多其它类型的应用程序的指令。处理器资源要求可针对例如电视广播、串流消息断续器、电子邮件(包括带有附件的消息)等应用程序以及例如串流视频(例如，视频会议)、摄影和文件(文字处理、电子数据表、呈现等)应用程序等常驻应用程序而广泛且动态地变化，所有这些应用程序均来自同一DSP。在DSP的操作中，由于例如此类便携式和手持式应用程序的广泛使用，较低功率消耗对数据处理系统具有不断增加的重要性。许多DSP当今使用较小、较快速且较有效的存储器(有时称为高速缓冲存储器)以减少对主存储器的存取次数。与对其它内部或外部存储器的存取相比，对高速缓存存储器的存取通常消耗较少电力且导致减少的等待时间。通过存储随后在较快速且较有效的高速缓冲存储器中将再次请求的那些项目，可发生显著的功率降低和性能增加。高速缓存存储器还向处理器提供用以在不引发与主存储器源(例如DRAM)相关联的等待状态的情况下快速取出数据的方式。使用高速缓存存储器通常改进计算机系统性能，从而使得在不要求从具有复杂总线结构的主存储器单元分隔符发生寻呼循环或物理延迟的情况下处理器可得到常用数据。通常，高速缓存存储器经组织成“组(set)”或“路(way)”(下文中统称为“路”)。高速缓存存储器路通常包括许多高速缓存存储器条目位置，其可使用常见地址来存取。组相联高速缓冲存储器是这样一种类型的高速缓存存储器，其在指派或“映射”到主存储器源(例如DRAM)内的特定位置的高速缓冲存储器路中组织数据。当存储在所述路内的数据被来自主存储器内的另一位置的数据替代时重新映射高速缓存存储器路。此外，高速缓冲存储器路可映射到同一主存储器位置，以便帮助在高速缓冲存储器中维持与特定主存储器位置相关联的最近数据版本。现在，高速缓存存储器通常比主存储器小，所以需要删除高速缓冲存储器路以针对并非存储在所述高速缓冲存储器中的新近存取的数据腾出空间。那些待替换的高速缓冲存储器路称为“牺牲路(victim way)”。与已位于高速缓冲存储器中持续一段时间的数据相比，施加到所述牺牲路的数据应在统计上更有可能在近期再次被存取。通常，高速缓冲存储器选择一个或一个以上有资格存储对应于给定交易的数据的高速缓冲存储器-->条目，且搜索这些条目以检测命中或未中。在组相联高速缓冲存储器中，两个或两个以上条目有资格基于数据地址而存储数据。可在未中时驱逐所述两个或两个以上条目中的任一者的高速缓冲存储器线。组相联高速缓冲存储器采用替换政策来选择所述两个或两个以上合格条目中的一者以供驱逐。存在多种替换政策。两种已知类型的高速缓冲存储器替换过程是最近使用(“LRU”)和近期未用(“NRU”)高速缓冲存储器替换政策。这些高速缓冲存储器替换政策中的每一者要求对呈现给高速缓冲存储器的交易进行综合监视，以及详细了解所实施的替换政策以确定任何给定时间点处替换政策的状态。因此，对于高速缓冲存储器路的每一使用，需要更新与高速缓冲存储器路相关联的存储位。此更新在操作资源使用和能量消耗方面是昂贵的。因此，需要一种低成本、高效率高速缓冲存储器替换过程，其实现NRU和LRU方法的基本相同性能。低成本益处包括降低高速缓冲存储器替换过程中的存储要求。而且，降低存储要求促进了在DSP操作期间改进能量使用。LRU和NRU过程使用中的另一考虑在执行多线程处理的DSP中具有特别相关性。在此类处理器中，通过LRU和NRU高速缓冲存储器替换政策，重复需要将存储位信息从一个管线转发到下一个管线。逐个管线地转发存储位信息的成本可能过大，尤其是当针对每一管线级具有有限时间预算时。也就是说，从一个管线级到另一管线级地处置存储位信息可能在多线程操作期间索取不合需要的成本。而且，如上文提及，处置存储位(如在LRU和NRU替换政策中所要求的)通常需要使用宽且大的总线来传达存储位信息。因为传达存储位信息的较大总线消耗功率且引入执行延迟，所以需要在高速缓冲存储器路替换政策中减少或消除此类存储位信息的传达。因此，需要改进已知LRU和NRU高速缓冲存储器替换政策。明确地说，在多线程DSP或类似处理器的操作中存在此类需要。进一步需要减少用于DSP或类似处理器的已知高速缓冲存储器替换过程中所存在的功率消耗和执行延迟。因此，本质上，需要消除在DSP或类似处理器的高速缓冲存储器路替换操作期间对存储位信息的处置。
技术实现思路
本文中揭示提供用于数字信号处理器中高速缓存存储器的最大驻留替换的技术，所-->述技术改进处理器的操作和数字信号处理器指本文档来自技高网...

【技术保护点】
一种用于在高速缓冲存储器标签未中的情况下替换高速缓冲存储器组的多个组路中的一者的方法，其包含以下步骤：　根据所述高速缓冲存储器路在高速缓冲存储器路的ＦＩＦＯ列表上的位置来选择牺牲路作为所述待替换的高速缓冲存储器路以供在数字信号处理器的 操作中使用；　在所述高速缓冲存储器组ＦＩＦＯ列表的末端处放置所述高速缓冲存储器组的后续高速缓冲存储器标签未中，从而在下一高速缓冲存储器标签未中时重新使用牺牲路；　阻止牺牲路的重新使用，直到所述牺牲路的初始分配避免所述高速缓冲存储 器标签与所述高速缓冲存储器组之间的不一致性为止；　通过以下方式阻止牺牲路的重新使用直到所述牺牲路的初始分配完成为止：停止对重新使用请求的响应，直到所述牺牲路的此初始分配完成为止；　通过以下方式阻止牺牲路的重新使用直到所述牺牲路的 初始分配完成为止：重播重新使用请求，直到所述牺牲路的此初始分配完成为止。

【技术特征摘要】
【国外来华专利技术】US 2006-5-17 11/437,5011.一种用于在高速缓冲存储器标签未中的情况下替换高速缓冲存储器组的多个组路中的一者的方法，其包含以下步骤：根据所述高速缓冲存储器路在高速缓冲存储器路的FIFO列表上的位置来选择牺牲路作为所述待替换的高速缓冲存储器路以供在数字信号处理器的操作中使用；在所述高速缓冲存储器组FIFO列表的末端处放置所述高速缓冲存储器组的后续高速缓冲存储器标签未中，从而在下一高速缓冲存储器标签未中时重新使用牺牲路；阻止牺牲路的重新使用，直到所述牺牲路的初始分配避免所述高速缓冲存储器标签与所述高速缓冲存储器组之间的不一致性为止；通过以下方式阻止牺牲路的重新使用直到所述牺牲路的初始分配完成为止：停止对重新使用请求的响应，直到所述牺牲路的此初始分配完成为止；通过以下方式阻止牺牲路的重新使用直到所述牺牲路的初始分配完成为止：重播重新使用请求，直到所述牺牲路的此初始分配完成为止。2.根据权利要求1所述的方法，其中所述选择步骤进一步包含以下步骤：通过在所述高速缓冲存储器未中后将牺牲路放置在高速缓冲存储器组FIFO列表的尾部上来选择所述牺牲路作为所述待替换的高速缓冲存储器路，且其中所述FIFO的深度近似等于所述高速缓冲存储器组中的路的数目。3.根据权利要求1所述的方法，其进一步包含以下步骤：在高速缓冲存储器标签未中的情况下与数字信号处理器数据单元指令的执行结合而替换高速缓冲存储器组的多个组路中的一者。4.根据权利要求1所述的方法，其进一步包含以下步骤：在高速缓冲存储器标签未中的情况下与数字信号处理器指令单元指令的执行结合而替换高速缓冲存储器组的多个组路中的一者。5.根据权利要求4所述的方法，在牺牲路重新使用冒险的情况下，其进一步包含以下步骤：将当前/即将到来的初级未中牺牲路与所述FIFO列表中的其它路进行比较；将所述即将到来的初级未中的组地址与其它组地址进行比较；以及响应于所述比较步骤，重播所述当前/即将到来的线程，直到出现免受重新使用冒险的牺牲路为止。6.根据权利要求1所述的方法，其进一步包含以下步骤：将最近使用的牺牲路添加到所述FIFO列表的尾部。7.根据权利要求1所述的方法，其进一步包含以下步骤：在多线程数字信号处理器中替换所述牺牲路。8.根据权利要求1所述的方法，其进一步包含以下步骤：在不要求使用存储位记录所使用的牺牲路的情况下执行所述替换步骤。9.根据权利要求1所述的方法，其进一步包含以下步骤：仅在高速缓冲存储器路未中的情况下递增所述FIFO列表。10.一种用于与数字信号处理器结合操作的高速缓冲存储器路替换电路，所述高速缓冲存储器路替换电路用于在高速缓冲存储器标签未中的情况下替换高速缓冲存储器组的多个组路中的一者且包含：牺牲路选择电路，其用于根据所述高速缓冲存储器路在高速缓冲存储器路的FIFO列表上的位置来选择牺牲路作为所述待替换的高速缓冲存储器路以供在数字信号处理器的操作中使用；FIFO列表填充电路，其用于在所述高速缓冲存储器组FIFO列表的末端处放置所述高速缓冲存储器组的后续高速缓冲存储器标签未中，从而在下一高速缓冲存储器标签未中时重新使用牺牲路；高速缓冲存储器路重新使用冒险检测电路，其用于阻止牺牲路的重新使用，直到所述牺牲路的初始分配避免所述高速缓冲存储器标签与所述高速缓冲存储器组之间的不一致性为止，所述高速缓冲存储器路重新使用冒险检测电路进一步用于通过以下方式阻止牺牲路的重新使用直到所述牺牲路的初始分配完成为止：停止对重新使用请求的响应，直到所述牺牲路的此初始分配完成为止，且通过以下方式阻止牺牲路的重新使用直到所述牺牲路的初始分配完成为止：重播重新使用请求，直到所述牺牲路的此初始分配完成为止。11.根据权利要求10所述的高速缓冲存储器路替换电路，其进一步包含牺牲路选择电路，用于通过在所述高速缓冲存储器未中后将牺牲路放置在高速缓冲存储器组FIFO列表的尾部上来选择所述牺牲路作为所述待替换的高速缓冲存储器路，且其中所述FIFO的深度近似等于所述高速缓冲存储器组中的路的数目。12.根据权利要求10所述的高速缓冲存储器路替换电路，其进一步包含数据单元电路，用于在高速缓冲存储器标签未中的情况下与数字信号处理器数据单元指令的执行结合而替换高速缓冲存储器组的多个组路中的一者。13.根据权利要求10所述的高速缓冲存储器路替换电路，其进一步包含指令单元电路，用于在高速缓冲存储器标签未中的情况下与数字信号处理器指令单元指令的执行结合而替换高速缓冲存储器组的多个组路中的一者。14.根据权利要求10所述的高速缓冲存储器路替换电路，其进一步包含：比较电路，用于将当前/即将到来的初级未中牺牲路与所述FIFO列表中的其它路进行比较，且将所述即将到来的初级未中的组地址与其它组地址进行比较；以及高速缓冲存储器路重播电路，用于响应于所述比较步骤重播所述当...

【专利技术属性】
技术研发人员：穆罕姆德艾哈迈德，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]