串行接口大容量存储装置的数据传送速率调节制造方法及图纸

本发明专利技术揭示用于执行数据传送速率调节以改善串行ＡＴＡ存储装置的有效数据传送速率的系统及方法。通过在发送数据时插入对准（ＡＬＩＧＮ）基元来减小所述数据传送速率。接收装置仅废弃所述对准基元。因此，所述接收数据先进先出（ＦＩＦＯ）不会快速填充且流动控制需要较少的流动控制序列来防止所述接收数据先进先出发生溢流。使用所述对准基元来替代常规流动控制的优点在于不会招致往返信号交换延时而停用且随后启用数据传送。

【技术实现步骤摘要】

本专利技术的一个或一个以上方面通常涉及使用串行ATA(SATA)协议的串行数据传送，且更明确地说，涉及调节数据传送速率以将保持基元针对流动控制的使用降到最低。
技术介绍
串行ATA磁盘存取协议用于在系统存储器与一个或一个以上磁盘之间传送数据。与系统存储器带宽相比，多数串行ATA存储装置具有非常有限的数据传送吞吐量。对于基于磁带的驱动器，持续写入吞吐量可低至100MB/sec。因此，当耦合到可持续300MB/sec的传送速率(如串行ATA规格所描述)的快速主机处理器时，这些串行ATA存储装置可能会成为性能瓶颈。所述串行ATA协议规定了流动控制机制以调节数据传送速率。明确地说，可调节从主机处理器到串行ATA存储装置的数据传送，使得接收数据先进先出(先进先出)不会溢流。当达到存储传入数据的数据先进先出中的高水印时，串行ATA存储装置输出保持基元。当主机处理器接收到保持基元时，其输出保持A基元且停止向串行ATA存储装置发送数据，确认已接收到保持基元。串行ATA存储装置可在接收到保持A基元之后且在数据先进先出中的空间可用于存储传入数据(即，当达到低水印时)时重新开始接受数据。串行ATA存储装置通过输出R_IP基元而非保持基元来传递其将接受数据的信息。当主机处理器接收到R_IP基元时，其开始发送数据而非保持A基元。在规定时间之外，有效传送速率是串行ATA存储装置的持续数据传送速率减去R_IP到保持到保持A到R_IP序列的流动控制开销。流动控制引入低效率，这是因为串行ATA存储装置与主机装置之间的每一传送由于跨越串行ATA接口的往返信号交换而招致数个延时循环(被限制到规定的最大值)。简单地增加数据先进先出的大小来存储更多传入数据可用来延迟流动控制序列的首次发生，但一旦在第一时间已填充数据先进先出，便不会改善有效传输速率。因此，期望改善串行ATA存储装置的有效数据传送速率。还期望不通过增加数据先进先出的大小而将电路小片面积降到最低。-->
技术实现思路
本专利技术涉及用于改善串行ATA存储装置的有效数据传送速率的系统及方法。通过在发送数据时插入对准基元来降低有效数据传送速率。接收装置仅废弃所述对准基元。因此，接收数据先进先出不快速填充且流动控制需要较少的R_IP到保持到保持A到R_IP序列。所述对准基元的优点在于不会招致往返信号交换延时而停用且随后启用数据传送。本专利技术的各种实施例包括一种用于使用数据传送速率调节在串行ATA连接上执行数据传送的系统。所述系统包括发送装置，所述发送装置经配置以在数据可用于在串行ATA连接上输出到接收装置时转换成发送数据状态。所述发送装置经配置以确定应输出对准基元而非数据来减少所述串行ATA连接上的数据传送速率且将所述对准基元输出到接收装置。所述接收装置经以存储从所述发送装置接收的数据且废弃所述对准基元。本专利技术的各种实施例包括一种使用数据传送速率调节来执行串行ATA连接的数据传送的方法，所述方法包括：在数据可用于在发送装置与接收装置之间的串行ATA连接上输出时进入发送数据状态；确定应输出对准基元而非数据以减小所述串行ATA连接上的数据传送速率；及在所述串行ATA连接上将对准基元从所述发送装置输出到所述接收装置。附图说明可参照实施例获得对上述经简要归纳的本专利技术的更特定说明，从而能够更详细地了解上文引用的本专利技术特征的方式，其中某些实施例图解说明于附图中。然而，应注意，附图所示仅图解说明本专利技术的典型实施例，且因此不得视为限定本专利技术的范围，因为本专利技术可容许其它等效的实施例。图1A是根据本专利技术的一个或一个以上方面的包括CPU及串行ATA装置的相应计算机系统的实例性实施例的框图。图1B是根据本专利技术的一个或一个以上方面的图1A的串行ATA装置的框图。图2是根据本专利技术的一个或一个以上方面的在发送数据状态中执行数据传送速率调节的方法的实例性实施例。图3是根据本专利技术的一个或一个以上方面的在接收数据状态中执行数据传送速率调节的方法的实例性实施例。具体实施方式在以下说明中，阐述了大量特定细节以提供对本专利技术的更彻底理解。然而，所属领域的技术人员应了解，无需这些特定细节中的一者或一者以上也可实践本专利技术。在其它实例中，为避免遮掩本专利技术，本文未描述众所周知的特征。-->本专利技术涉及用于改善串行ATA存储装置的有效数据传送速率的新系统及方法。通过在发送数据时插入对准基元来减少有效数据传送速率。接收装置仅废弃所述对准基元。因此，所述接收数据先进先出不快速填充且流动控制需要较少的R_IP到保持到保持A到R_IP序列。所述对准基元的优点在于不会招致往返信号交换延时而停用且随后启用数据传送。相反，常规主机控制器不产生中断，而是一旦串行ATA总线可用便在没有软件干涉的情况下重复发出命令。图1是根据本专利技术的一个或一个以上方面的相应计算机系统(系统100)的实例性实施例的框图，系统100包括CPU 120；媒体及通信处理器130；串行ATA倍增器170与串行ATA装置150、155、160及165。在本专利技术的一些实施例中，串行ATA装置150、155、160及165是大容量存储装置，例如，硬磁盘驱动器。串行ATA装置150、155、160及165符合串行ATA标准且因此，可经配置以除常规流动控制信令外还使用数据传送速率调节。系统100包括系统存储器110，其用于存储CPU 120使用的程序及数据，所述数据包括可从硬串行ATA装置150、155、160及165读取或写入到硬串行ATA装置150、155、160及165的数据。系统100可以是桌上型计算机、服务器、膝上型计算机、掌上型计算机(palm-sizedcomputer)、台式计算机、游戏控制台、便携式无线终端(例如，个人数字助理(PDA)或蜂窝式电话)、基于计算机的模拟器等等。CPU 120可包括直接介接到系统存储器110的系统存储器控制器。在本专利技术的替代实施例中，CPU 120可通过系统接口(例如，I/O(输入/输出)接口或桥接器装置)与系统存储器110通信。装置驱动器112存储于系统存储器110中。装置驱动器112由系统100的系统设计者及/或制造者提供且经配置以介接于在CPU 120上运行的操作系统(未显示)与媒体及通信处理器130之间。媒体及通信处理器130耦合于CPU 120与一个或一个以上硬磁盘驱动器(例如，硬磁盘驱动器150及155)之间。媒体及通信处理器130通过高带宽前侧总线125耦合到CPU 120。在本专利技术的一些实施例中，媒体及通信处理器130使用外围组件接口(PCI)HyperTransportTM协议在前侧总线125上与CPU 120介接。媒体及通信处理器130促进系统存储器110与一个或一个以上硬磁盘驱动器之间的数据传送且包括串行ATA主机控制器140，所述串行ATA主机控制器140经由串行ATA链路175耦合到串行ATA倍增器170且经由串行ATA链路145耦合到一个或一个以上串行ATA装置150、155、160及165。串行ATA倍增器170与串行ATA装置150、155、160及165经配置以支持数据传送速率调节。串行ATA装置150、155、160及165的每一者包括驱动器电子器件，所述驱动器电器器件控制对个别磁盘内的数据的存储及读取本文档来自技高网...

【技术保护点】
一种使用数据传送速率调节来执行串行ＡＴＡ连接的数据传送的方法，其包含：　当数据可用于在发送装置与接收装置之间的串行ＡＴＡ连接上输出时，进入发送数据状态；　确定应输出对准基元而非数据以减小所述串行ＡＴＡ连接上的所述数据传送速率；及 　在所述串行ＡＴＡ连接上将所述对准基元从所述发送装置输出到所述接收装置。

【技术特征摘要】
US 2007-12-20 11/961,5731、一种使用数据传送速率调节来执行串行ATA连接的数据传送的方法，其包含：当数据可用于在发送装置与接收装置之间的串行ATA连接上输出时，进入发送数据状态；确定应输出对准基元而非数据以减小所述串行ATA连接上的所述数据传送速率；及在所述串行ATA连接上将所述对准基元从所述发送装置输出到所述接收装置。2、如权利要求1所述的方法，其进一步包含输出额外对准基元以进一步减小所述串行ATA连接上的所述数据传送速率。3、如权利要求2所述的方法，其中当所述接收装置的数据传送速率小于所述发送装置的数据传送速率时，所述额外对准基元的数量基于所述接收装置的所述数据传送速率。4、如权利要求1所述的方法，其中当所述接收装置的数据传送速率小于所述发送装置的数据传送速率时，所述确定步骤基于所述接收装置的所述数据传送速率。5、如权利要求1所述的方法，其进一步包含在输出所述对准基元时重设数据计数，其中所述数据计数追踪对准基元之间已发生的数据传送循环的数量。6、如权利要求5所述的方法，其进一步包含：确定不应将对准基元从所述发送装置输出到所述接收装置；将所述数据输出到所述接收装置；及递增所述数据计数。7、如权利要求1所述的方法，其中所述接收装置废弃所述对准基元。8、如权利要求1所述的方法，其中所述发送装置是串行ATA主机控制器且所述接收装置是串行ATA存储装置。9、如权利要求1所述的方法，其中所述发送装置是串行ATA存储装置且所述接收装置是串行ATA主机控制器。10、一种包含程序的计算机可读媒体，当所述程序由计算装置执行时，其配置串行ATA装置以执行数据传送速率调节，所述过程包含：当数据可用于在发送装置与接收装置之间的串行ATA连接上输出时，进入发送数据状态；确定应输出对准基元而非数据以减小所述串行ATA连接上的所述数据传送速率；及在...

【专利技术属性】
技术研发人员：安布杰库马尔，马克A奥弗比，
申请(专利权)人：辉达公司，
类型：发明
国别省市：US[美国]