一种基于FPGA的图像数据降噪系统及方法技术方案

本发明专利技术公开了一种基于FPGA的图像数据降噪系统，其特征在于，包括均由FPGA构建的计数器模块、数据产生模块和计算模块；数据产生模块将待降噪图像数据按照从左至右、从上到下依次读取并缓存；同时计数器模块同步对读取的待降噪像素点的行、列以及元素数据在线路缓冲器单元中移位次数，并将计数值分别输出至数据产生模块和计算模块；数据产生模块生成以该像素点为中心的周围像素点数据，并将生成的周围像素点数据输出至计算模块；计算模块计算该像素点的周围像素点的像素值加权和与权重和的比值，并将此比值作为该像素点降噪后的像素值输出。本发明专利技术还提供一种基于FPGA的图像数据降噪方法。本发明专利技术具有处理速度快且功耗低的特点。本发明专利技术具有处理速度快且功耗低的特点。本发明专利技术具有处理速度快且功耗低的特点。

【技术实现步骤摘要】
一种基于FPGA的图像数据降噪系统及方法


[0001]本专利技术涉及一种图像处理领域，特别涉及一种基于FPGA的图像数据降噪系统及方法。

技术介绍

[0002]目前，NLM(Nonlocal Mean缩写)算法，中文释义为非局部均值滤波算法，其采用非局部均值降噪模式，通过非局部邻域加权平均的方法去消除噪声，其权值根据以目标像素为中心的窗口和以周围像素为中心的若干窗口的相似性确定。根据图像自相似性的度量方式，该算法不但考虑到以目标像素为中心的固定大小的窗口图像块，还考虑到以与目标像素相似的周围像素为中心的同样大小的窗口图像块。NLM滤波消除了双边滤波只能在目标像素邻域寻找相似像素点的弊端，可以更好的测量像素间的相似性，不仅能更加有效地去除噪声，还能较好的保持图像中的原始信息。目前NLM算法在处理图像噪声时，因为图像数据量大，处理速度比较低，功耗比较大。
[0003]现场可编程门阵列(Field Programmable Gate Array,FPGA)是一种可编程的半定制芯片，拥有基于查找表的逻辑资源和固定的硬件资源。算法在FPGA上以纯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的图像数据降噪系统，其特征在于，包括均由FPGA构建的计数器模块、数据产生模块和计算模块；设待降噪图像数据为矩阵A；矩阵A中的元素a
ij
表示第i行第j列待降噪像素点；数据产生模块包括线路缓冲器单元，线路缓冲器单元将矩阵A中的元素数据按照从左至右、从上到下依次读取并缓存；线路缓冲器单元读取矩阵A中元素数据时，计数器模块同步对线路缓冲器单元读取的元素a
ij
的行、列进行计数，以及计数第一个被读取的元素数据在线路缓冲器单元中移位的次数，并将计数值分别输出至数据产生模块和计算模块；数据产生模块由待降噪像素点的行、列的计数值，确定该像素点的数据存储的地址，生成以该像素点为中心的周围像素点数据，并将生成的周围像素点数据输出至计算模块；计算模块，计算待降噪像素点的周围像素点的像素值加权和与权重和的比值，并将此比值作为该像素点降噪后的像素值输出。2.根据权利要求1所述的基于FPGA的图像数据降噪系统，其特征在于，计数器模块包括列计数器、行计数器、总计数器、行计数器控制单元、列计数器控制单元、总计数器控制单元；列计数器用于计数待降噪图像数据的列数；行计数器用于计数待降噪图像数据的行数；总计数器用于计数第一个被读取的元素数据在线路缓冲器单元中移位的次数；列计数器控制单元，其采集每行数据的行有效信号的上升沿，并在时钟脉冲的上升沿发出触发信号对列计数器进行启动,其采集每行数据的行有效信号的下降沿，并在时钟脉冲的上升沿发出触发信号对列计数器进行复位；行计数器控制单元，其采集当前图像的帧有效信号的上升沿，并在时钟脉冲的上升沿发出触发信号对行计数器进行启动,其采集当前图像的帧有效信号的下降沿，并在时钟脉冲的上升沿发出触发信号对行计数器进行复位；总计数器控制单元，其采集帧有效信号的上升沿，并在时钟脉冲的上升沿发出触发信号对总计数器进行启动,其采集帧有效信号的下降沿，并在时钟脉冲的上升沿发出触发信号对总计数器进行复位。3.根据权利要求1所述的基于FPGA的图像数据降噪系统，其特征在于，数据产生模块还包括用于存储对图像边界进行扩展所产生的像素点数据的数据拓展模块。4.根据权利要求1所述的基于FPGA的图像数据降噪系统，其特征在于，计算模块包括依次连接的累加运算器、第一除法运算器及浮点数转定点数运算器，计算模块还包括若干组并行的计算子单元，每组计算子单元包括依次连接的减法运算器、平方运算器、定点数转浮点数运算器、第二除法运算器、指数运算器及乘法运算器；每组计算子单元的乘法运算器输出信号至累加运算器。5.一种利用权利要求1至4任一所述的基于FPGA的图像数据降噪系统的基于FPGA的图像数据降噪方法，其特征在于，包括如下步骤：步骤一，将待降噪图像数据的矩阵A，从左至右、从上到下以元素数据流形式依次输入到数据产生模块的线路缓冲器单元中，计数器模块同步对线路缓冲器单元读取的元素a
ij
的行、列进行计数，并计数矩阵A的第一个元素在线路缓冲器单元中的移位次数，以确定矩阵A中每个元素在线路缓冲器单元中所对应的存储地址；并产生以待降噪像素点为中心的正方形域内的周围像素点数据，以及生成数据输出触发信号；步骤二，将待降噪像素点的周围像素点数据输入到计算模块中，用NLM算法得到每个周
围像素点的窗口权重；步骤三，计算模块根据窗口权重计算周围像素点数据的像素值加权和及权重和，其将像素值加权和与权重和的比值作为降噪后像素点的像素值。6.根据权利要求5所述的基于FPGA的图像数据降噪方法，其特征在于，步骤二中，采用如下NLM算法得到每个周围像素点的窗口权重：设K、N均为奇数，且K＜N，设待降噪像素点为N
i
点，以N
i
点为中心选取N
×
N正方...

【专利技术属性】
技术研发人员：徐江涛，金石开，高志远，聂凯明，王秀宇，高静，罗韬，
申请(专利权)人：天津大学，
类型：发明
国别省市：