一种输出驱动电路和输出驱动器制造技术

本实用新型专利技术公开一种输出驱动电路，包括：第一延迟单元，包括第一和第二反相器组，对接入的输入信号进行延迟产生第一和第二延迟信号；锁存单元，接收第一和第二延迟信号，生成第一和第二锁存信号；第二延迟单元，包括第三和第四反相器组，对第一和第二锁存信号进行延迟，生成第三和第四延迟信号；输出单元，包括第一和第二晶体管，基于第三和第四延迟信号的控制产生输出驱动信号，其中，第二反相器的数量大于第一反相器的数量且差值为奇数；第三反相器的数量大于第四反相器的数量且的差值为奇数。上述输出驱动电路通过利用反相器和锁存器使两个晶体管错峰开启和关闭，避免了闩锁效应。本实用新型专利技术还公开了一种输出驱动器，包括上述输出驱动电路。

【技术实现步骤摘要】
一种输出驱动电路和输出驱动器
本技术涉及半导体
，特别是涉及一种输出驱动电路和输出驱动器。
技术介绍
体硅CMOS是以硅衬底和在硅衬底上制作的阱分别作为基底制作NMOS和PMOS，然后组成互补对称结构，在半导体集成电路中应用广泛。然而，由于其互补对称结构，容易导致闩锁效应。如图1和图2所示，CMOS结构中的固有寄生n-p-n-p结构，即寄生NPN晶体管(Q1)和PNP晶体管(Q2)，在空间单粒子的轰击下，衬底/阱中的寄生晶体管内会产生单粒子电流，由于器件内部存在寄生电阻(Rnw和Rsub)，当触发电流在寄生电阻上产生的压降达到寄生晶体管开启的压降时，寄生晶体管的发射结正偏导通，并产生足够大的集电极电流使另一个寄生晶体管也处于正向偏置导通，导致电源(VDD)和地(GND)之间出现大电流，形成正反馈电路，电流持续增大，这种骤然增大的电流会使CMOS器件无法正常工作甚至烧毁。已有研究表明，电压瞬变产生的过电应力及光照、辐射作用都是引发闩锁效应的外部原因，尤其在辐射环境中，高能单粒子射线会辐射至CMOS器件的氧化层中，产生电子-空穴对，积本文档来自技高网...

【技术保护点】
1.一种输出驱动电路，其特征在于，包括：/n第一延迟单元，包括第一反相器组和第二反相器组，用于对接入的输入信号进行延迟而相应产生第一延迟信号和第二延迟信号；/n锁存单元，用于接收所述第一延迟信号和所述第二延迟信号，并生成第一锁存信号和第二锁存信号；/n第二延迟单元，包括第三反相器组和第四反相器组，用于分别对所述第一锁存信号和所述第二锁存信号进行延迟，相应生成第三延迟信号和第四延迟信号；以及/n输出单元，包括第一晶体管和第二晶体管，用于基于所述第三延迟信号和所述第四延迟信号的控制产生输出驱动信号，/n其中，所述第一反相器组包括一个或多个串联连接的第一反相器，所述第二反相器组包括多个串联连接的第二...

【技术特征摘要】
1.一种输出驱动电路，其特征在于，包括：
第一延迟单元，包括第一反相器组和第二反相器组，用于对接入的输入信号进行延迟而相应产生第一延迟信号和第二延迟信号；
锁存单元，用于接收所述第一延迟信号和所述第二延迟信号，并生成第一锁存信号和第二锁存信号；
第二延迟单元，包括第三反相器组和第四反相器组，用于分别对所述第一锁存信号和所述第二锁存信号进行延迟，相应生成第三延迟信号和第四延迟信号；以及
输出单元，包括第一晶体管和第二晶体管，用于基于所述第三延迟信号和所述第四延迟信号的控制产生输出驱动信号，
其中，所述第一反相器组包括一个或多个串联连接的第一反相器，所述第二反相器组包括多个串联连接的第二反相器，所述第二反相器的数量大于第一反相器的数量，且二者的差值为奇数；所述第三反相器组包括多个串联连接的第三反相器，所述第四反相器组包括一个或多个串联连接的第四反相器，所述第三反相器的数量大于第四反相器的数量且二者的差值为奇数。


2.根据权利要求1所述的输出驱动电路，其特征在于，所述锁存单元为SR锁存器。


3.根据权利要求2所述的输出驱动电路，其特征在于，
所述SR锁存器由与非门构成，所述第一反相器和所述第四反相器的数量均为奇数，所述第二反相器和所述第三反相器的数量均为偶数；
或者，所述SR锁存器由或非门构成，所述第一反相器和所述第四反相器的数量均为偶数，所述第二反相器和所述第三反相器的数量均为奇数。


4.根据权利要求3所述的输出驱动电路，其特征在于，在构成所述SR锁存器的与非门或者或非门中，每个与非门或者或非门中的NMOS晶体管与另一与非门或者或非门中的NMOS晶...

【专利技术属性】
技术研发人员：李东镁，张薇，邢康伟，朱恒宇，
申请(专利权)人：北京锐达芯集成电路设计有限责任公司，
类型：新型
国别省市：北京;11