一种中央处理单元电路控制系统技术方案

一种中央处理单元电路控制系统，包括底板和扣板，底板和扣板通过连接器相连，所述的扣板上设有ＣＰＵ和存储设备，ＣＰＵ通过存储器总线（Ｍｅｍ　　Ｂｕｓ）访问存储设备；所述的底板上设有外围设备部件互连总线（ＰＣＩ）设备，ＣＰＵ通过ＰＣＩ总线与连接器相连，访问底板上的ＰＣＩ设备，其特征在于：所述ＣＰＵ还通过本地总线（ＬＯＣＡＬ　　ＢＵＳ）直接与连接器相连，访问底板上的可编程逻辑器件（ＣＰＬＤ），控制ＣＰＬＤ进行控制信号的输出。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】
一种中央处理单元电路控制系统
本技术涉及电子电路，尤其涉及一种中央处理单元电路控制系统。
技术介绍
在通信、工业控制、自动化等领域中大量地使用了带CPU(中央处理单元)的硬件单板。CPU及周围的相关电路相对来说比较独立，为了提高设计的重复利用率，缩短开发周期，人们常常将这部分相对独立的电路单独做成一块单板，称为CPU扣板，扣板上的主要器件是CPU，扣板将需要与外界连接的信号通过连接器引出，这样它与不同的底板相配合，就完成了不同的特性。因此用同一块扣板和不同的底板组合就形成了不同的产品，缩短了产品的开发周期，为产品抢得市场先机提供了时间保障。CPU模块是CPU和使CPU正常工作必不可少的周围电路的总称，现有技术中CPU模块包括CPU、BOOTROM(引导存储器)、SDRAM(同步动态随机存储器)或DDRS RAM(三级高速闪存)、FLASH(闪存)、CPLD(可编程逻辑器件)几大部分。在使用不具有IO(输入输出)接口的CPU(如MOTOROLA的XPC8245)时，要实现程序运行指示灯等IO功能时，最好的方法是通过CPLD可编程逻辑来实现。如图1所示为传统的扣板的结构示意图，扣板的实现方法是将CPU、引导程序存储介质(装有BOOTROM引导程序)、SDRAM(也可以采-->用DDRS RAM)、FLASH、CPLD可编程逻辑都放在扣板上，将经过CPLD可编程逻辑处理后的信号通过连接器引出到底板。CPU通过Mem Bus(存储器总线，包括地址线与数据线)来访问引导程序存储介质、FLASH、SDRAM等器件；CPU通过PCI(外围设备部件互连总线)与连接器相连实现业务功能，并通过LOCAL BUS(本地总线，一种类似Mem Bus的总线)来访问CPLD逻辑等外部设备，CPLD输出信号引到连接器实现程序运行指示等IO功能。现有技术的缺点在于：1、CPLD可编程逻辑放在扣板上，占用了扣板的面积。扣板的目的之一是增加设计的重复利用，这就要求扣板非常灵活，可以与不同的底板相组合从而形成不同的产品。将CPLD可编程逻辑放在扣板上，占用了扣板的面积，扣板就不得不做的尺寸大些，这样就影响了扣板在空间紧张的产品上的使用。2、将经过CPLD逻辑处理后的信号引到连接器上，降低了接口的通用性。在现有的扣板中，CPLD逻辑芯片放在了扣板上，CPLD与CPU之间的通信也是通过LOCAL BUS进行的。但在现有的CPU扣板中LOCALBUS总线是做在扣板内的，这样一来，现有的扣板势必要将在扣板内经过CPLD逻辑处理过的信号(此处理过的信号是与特定功能相关的，不具有通用性)通过连接器送到底板上，这样必然降低了现有扣板接口的通用性。
技术实现思路
本技术所要解决的技术问题是：克服现有的扣板中CPLD可编程逻辑占用扣板面积及降低连接器接口通用性的不足，提供一种CPU电路控制系统，不但节省扣板空间，增加扣板接口通用性，而且可充分利-->用CPLD资源，减少设备成本。本技术为解决上述技术问题所采用的技术方案为：这种中央处理单元电路控制系统，包括底板和扣板，底板和扣板通过连接器相连，所述的扣板上设有CPU和存储设备，CPU通过存储器总线(Mem Bus)访问存储设备；所述的底板上设有外围设备部件互连总线(PCI)设备，CPU通过PCI总线与连接器相连，访问底板上的PCI设备，其特征在于：所述CPU还通过本地总线(LOCAL BUS)与连接器直接相连，访问底板上的可编程逻辑器件(CPLD)，控制CPLD进行控制信号的输出。所述的CPU为不带输入输出接口的CPU。所述的存储设备包括引导程序存储介质、同步动态随机存储器(SDRAM)或三级高速闪存(DDRS RAM)存储器，以及闪存(FLASH)。所述CPU通过对底板上可编程逻辑器件(CPLD)中寄存器进行设置，控制CPLD进行控制信号的输出。本技术的有益效果为：本技术针对现有技术的缺点，将CPLD可编程逻辑从扣板中去掉，省掉了CPLD可编程逻辑占用的扣板空间，使扣板尺寸做的更加小，使用起来更加灵活。而且只将标准的PCI总线和LOCAL BUS总线连接到连接器上，不需要将经CPLD处理的信号引出到连接器，这样，增加了扣板接口的通用性。本技术通过扣板与底板共用一片CPLD可编程逻辑，可以充分利用CPLD可编程逻辑资源，减少了整个产品的成本。附图说明图1为传统的扣板结构示意图；图2为本技术扣板结构示意图；-->图3为本技术扣板与底板连接关系示意图。具体实施方式下面根据附图和实施例对本技术作进一步详细说明：如图2所示，本技术只将CPU、引导程序存储介质、FLASH、SDRAM放在扣板上，而CPLD可编程逻辑与底板共用一个。CPU通过Mem Bus(存储器总线)来访问引导程序存储介质、FLASH、SDRAM等器件；CPU通过PCI总线及LOCAL BUS(本地总线)与连接器相连。如图3所示为本技术扣板与底板的连接关系示意图，由于扣板上CPU通过PCI总线及LOCAL BUS(本地总线)与连接器相连，不需要将经CPLD处理的信号引出到连接器，因此扣板接口具有通用性，扣板可与不同的底板连接实现不同的业务。底板上一般设有PCI设备和可编程逻辑器件(CPLD)，分别通过PCI总线和本地总线连接到连接器的对应引脚上，扣板与底板通过连接器相连，实现扣板与底板的通信。这样，利用本技术，扣板上就可以不必设置CPLD，而可以通过与底板共用一个CPLD可编程逻辑来进行IO控制信号的输出，达到降低设备成本的目的。本技术新的扣板只是将标准的PCI与LOCAL BUS总线通过连接器引到了底板，从而增加了扣板的通用性，不但适用于XPC8245 CPU，还适用于其它很多类似的CPU，如IDT(集成器件技术有限公司)的79RC32V334 CPU等。因共用一个CPLD逻辑，节省了整个产品的成本，而且可以减小扣板的尺寸，使扣板使用起来更加灵活。在新的扣板中，扣版和底板共用同一个CPLD，完成对外部的IO量的控制，它的工作过程是这样的：在CPLD中做了译码逻辑，比如在CPLD中的地址为0001的寄存器的D0位对应IO1，当D0为1时，IO1输出高电平，当D0为0时，IO1输出低电平。当CPU要控制IO1输出-->高电平时，则它只须向地址为0001的寄存器的D0位写1即可，若CPU要控制IO1输出低电平，则写0。扣板中的CPU对底板中的CPLD内的寄存器的操作，是通过CPU的LOCAL BUS总线进行的，而此LOCALBUS总线经过扣板连接器及底板连接器连接到了底板中的CPLD。本技术可以省掉CPLD可编程逻辑占用的扣板的空间，使扣板尺寸做的更加小，使用起来更加灵活。本技术还通过将标准稳定的LOCAL BUS总线直接引到扣板连接器上，增加了扣板接口的通用性。通过与底板共用一片CPLD可编程逻辑，可以充分利用CPLD可编程逻辑资源，减少成本。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1、一种中央处理单元电路控制系统，包括底板和扣板，底板和扣板通过连接器相连，所述的扣板上设有CPU和存储设备，CPU通过存储器总线(Mem Bus)访问存储设备；所述的底板上设有外围设备部件互连总线(PCI)设备，CPU通过PCI总线与连接器相连，访问底板上的PCI设备，其特征在于：所述CPU还通过本地总线(LOCAL BUS)直接与连接器相连，访问底板上的可编程逻辑器件(CPLD)，控制CPLD进行控制信号的输出。2、根据权利要求1...

【专利技术属性】
技术研发人员：蒋玉峰，邓兴，
申请(专利权)人：华为技术有限公司，
类型：实用新型
国别省市：