本发明专利技术涉及三重寄存器装置，其包括第一寄存器(REG.1)、第二寄存器(REG.2)和第三寄存器(REG.3)，三个寄存器是相同的并且包含共同使用的相同信息、多数表决装置以及自纠正装置(BAC)，纠正取决于来自多数表决装置的结果，每个寄存器由双输入复用器(mux)的输出控制，第一输入对应于功能性写操作，第二输入对应于多数表决的结果，其特征在于：三重装置包括测试装置，测试装置的功能是：根据命令并独立地阻挡对第一寄存器的功能性写操作，或对第二寄存器的功能性写操作，或对第三寄存器的功能性写操作，或自纠正。测试装置可以包括控制寄存器，也可以通过三重化来保护控制寄存器的安全。
【技术实现步骤摘要】
包含安全装置的三重寄存器
本专利技术处于保护搭载于旨在空中航行的航空器上的电子寄存器并保障其安全的领域。
技术介绍
在高海拔处，电子部件会暴露于高能粒子中。这些粒子通常是中子。这些粒子可能会影响电子电路的操作。举例来说，这些粒子可以改变触发器或寄存器的状态。在航空领域，正确操作电子设备对于确保飞机、机组人员和乘客的安全至关重要。现在，趋向于使电子部件更加小型化的电子技术趋势正在使它们对这种类型的干扰越来越敏感。为了克服此重大缺陷，已实施了一些技术解决方案以保护最关键的部件。例如，可编程逻辑电路的最关键的寄存器(“programmablelogicdevice(可编程逻辑器件)”被缩写为PLD)受到机制的保护，这些机制可使其对这些粒子引起的更改具有鲁棒性。通常，认为一个且同一个粒子只能改变PLD的单个触发器，这与“RAM”存储器不同，在RAM存储器中单个粒子可能会改变若干个比特。基于这种情况，三重化是一种非常普遍的保护寄存器的方法。在图1和2中对其进行了描述。图1示出了多数表决原则，图2示出了寄存器的完整操作。其原理如下。一个且同一个信息条目存储在三个不同的寄存器中，记为图1和图2中的REG.1、REG.2和REG.3。这些寄存器只能在写模式下访问。如果更改了三个寄存器中的一个且仅一个，则“多数表决”方程式使得恢复正确的信息条目是可能的，这是最可能的情况。即使就航空标准而言，同时更改两个寄存器的可能性也很小。因此，如果两个第一寄存器具有相同的值，而第三寄存器具有不同的值，则多数表决将自动选择两个第一寄存器共享的值。自纠正循环会定期地和自动地以多数表决的结果来更新三个寄存器，以便避免更改随时间的推移而不断累积。该循环的频率由时钟(图中未显示)施加。如果触发器在给定时间被更改，则多数表决的结果保持不变，因此是正确的，并且在随后的时钟沿处，经改变的触发器被纠正。该循环对应于图1和图2中的箭头BAC。三重操作会逐个比特地进行。例如，如果寄存器包含16比特，则装置具有16个独立的三重机制，如图1和图2所描述的。寄存器REG.1、REG.2和REG.3包含一个或多个比特。以单独、独立且相同的方式对所有比特进行处理。三重化的主要好处是，该原理可确保寄存器的输出永远不会出现错误的数据，即使是暂时的。自纠正机制共享路径，这使得写入寄存器的功能值VF是可能的，如图2中可见的。内部信号使得在此功能性写操作和自纠正之间进行选择是可能的。一般而言，功能性写操作是偶发事件，其余时间是向寄存器进行写入的自纠正。当发生功能性写操作时，功能数据项同时写入三个寄存器。在其余时间，多数表决的输出在每个时钟沿被自纠正循环同时连续写入三个寄存器。在图2中，所有三个复用器始终处于相同状态，也就是说，这三个复用器被配置为使得执行功能性写操作或考虑自纠正。这种类型的装置可以安装在FPGA部件中，FPGA是指“现场可编程门阵列”。为了简化例如在FPGA中的实现，该系统的设计基于以下事实：寄存器REG1、REG2和REG3仅在写入模式下可访问。在多数表决后，在读取模式下只可以访问经纠正的值。在读取模式下访问每个寄存器将大大增加其复杂度。因此，该系统已经是安全的。本专利技术的目的是通过向该系统提供测试能力来进一步增强安全性，该测试能力能够在无需读取每个寄存器的情况下监测对多数表决系统的寄存器的写操作以及自纠正的纠正操作。
技术实现思路
因此，本专利技术的一个主题是一种三重寄存器装置，其包括第一寄存器、第二寄存器和第三寄存器，所述三个寄存器是相同的并且包含共同使用的相同信息、多数表决装置以及自纠正装置，所述纠正取决于来自所述多数表决装置的结果，每个寄存器由双输入复用器的输出控制，第一输入对应于功能性写操作，第二输入对应于所述多数表决的结果，其特征在于：所述三重装置包括测试装置，所述测试装置的功能是：根据命令并独立地阻止对所述第一寄存器的所述功能性写操作，或者对所述第二寄存器的所述功能性写操作，或者对所述第三寄存器的所述功能性写操作，或者所述自纠正。有利地，所述测试装置包括控制寄存器，所述控制寄存器包含至少四个控制比特，第一比特控制对所述第一寄存器的所述功能性写操作的阻止，第二比特控制对所述第二寄存器的所述功能性写操作的阻止，第三比特控制对所述第三寄存器的所述功能性写操作的阻止，并且第四比特控制对所述自纠正的阻止。有利地，控制寄存器的每个控制比特阻止与所述控制比特相关联的所述寄存器的所有比特。有利地，第一测试配置在于仅阻止所述自纠正，以便检查所述三个寄存器正在以标称方式操作。有利地，第二测试配置在于仅阻止对所述第一寄存器和所述第二寄存器的写操作，或者对所述第一寄存器和所述第三寄存器的所述写操作，或者对所述第二寄存器和所述第三寄存器的所述写操作，以便检查所述多数表决装置正在以标称方式操作。有利地，测试包括以该顺序或以不同顺序采取的第一、第二或第三配置的序列。有利地，控制寄存器包含16个比特，并且测试装置包括一组四个次级多数表决装置：-十二个第一比特被组织成三组，每组有四个相同的控制比特，每个次级多数表决装置由分别属于第一组、第二组和第三组的三个控制比特驱动，每个比特阻止同一功能，功能性写操作或自纠正，所述多数表决的结果阻止所述功能，-最后四个比特用于从四个次级多数表决装置中重新读取四个结果。本专利技术还涉及经受高海拔飞行条件的航空器搭载的电子系统，其包括至少一个如上所述的三重寄存器装置。附图说明在参考附图阅读了提供的描述后，本专利技术的其他特征、细节和优点将变得显而易见，附图分别以示例的方式给出，其中：图1示出了根据现有技术的多数表决三重寄存器的原理的图示；图2示出了根据现有技术的多数表决三重寄存器的原理的图示，其包括与向寄存器的功能写入进行复用；图3示出了根据本专利技术的多数表决三重寄存器的原理的图示；图4示出了根据本专利技术的三重寄存器功能模式下的配置的图示；图5示出了根据本专利技术的三重寄存器的第一测试配置的图示；图6示出了根据本专利技术的三重寄存器的第二测试配置的图示；图7示出了根据本专利技术的三重寄存器的第三测试配置的图示；图8示出了根据本专利技术的测试装置的控制寄存器的图示，其包括一组四个次级多数表决装置。具体实施方式关于三重寄存器的当前操作，本专利技术的目的是能够检查多数表决三重机制的所有元件的正确操作，以便检测到没有潜在的错误使三重不起作用。由根据本专利技术的测试装置检测到的故障如下：-这三个寄存器中的一个卡在一个恒定值上，或者在需要时无法执行功能性写操作；-自纠正不起作用；-对于这三个寄存器的值的一个或多个组合，多数表决是不正确的。在航空领域，电子装置必须满足严格的安全性和可靠性要求。这些要求受到被称为RTCADO-254/EurocaeED-80的标准的约束，该标准的标题为“Desi本文档来自技高网...
【技术保护点】
1.一种三重寄存器装置，其包括第一寄存器(REG.1)、第二寄存器(REG.2)和第三寄存器(REG.3)，所述三个寄存器是相同的并且包含共同使用的相同信息、多数表决装置以及自纠正装置(BAC)，所述纠正取决于来自所述多数表决装置的结果，每个寄存器由双输入复用器(mux)的输出控制，第一输入对应于功能性写操作，第二输入对应于所述多数表决的结果，其特征在于：所述三重装置包括测试装置，所述测试装置的功能是：根据命令并独立地阻止对所述第一寄存器的所述功能性写操作，或者对所述第二寄存器的所述功能性写操作，或者对所述第三寄存器的所述功能性写操作，或者所述自纠正。/n
【技术特征摘要】
20191217 FR 19145641.一种三重寄存器装置，其包括第一寄存器(REG.1)、第二寄存器(REG.2)和第三寄存器(REG.3)，所述三个寄存器是相同的并且包含共同使用的相同信息、多数表决装置以及自纠正装置(BAC)，所述纠正取决于来自所述多数表决装置的结果，每个寄存器由双输入复用器(mux)的输出控制，第一输入对应于功能性写操作，第二输入对应于所述多数表决的结果，其特征在于：所述三重装置包括测试装置，所述测试装置的功能是：根据命令并独立地阻止对所述第一寄存器的所述功能性写操作，或者对所述第二寄存器的所述功能性写操作，或者对所述第三寄存器的所述功能性写操作，或者所述自纠正。
2.根据权利要求1所述的三重寄存器装置，其特征在于，所述测试装置包括控制寄存器，所述控制寄存器包含至少四个控制比特(EN_1、EN_2、EN_3、EN_A)，第一比特控制对所述第一寄存器的所述功能性写操作的阻止，第二比特控制对所述第二寄存器的所述功能性写操作的阻止，第三比特控制对所述第三寄存器的所述功能性写操作的阻止，并且第四比特控制对所述自纠正的阻止。
3.根据权利要求2所述的三重寄存器装置，其特征在于，所述控制寄存器的每个控制比特阻止与所述控制比特相关联的所述寄存器的所有比特。
4.根据权利要...
【专利技术属性】
技术研发人员：P·德尔万，F·卡多，J·穆尔佐，
申请(专利权)人：塔莱斯公司，
类型：发明
国别省市：法国;FR
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