高速数字处理器制造技术

使用接收操作数Ｎ、操作数Ｄ和种子值（ｓｅｅｄ－ｖａｌｕｅ）Ｓ并把这些操作数和种子值传送到乘法器（３８）的一种操作数发送电路（１６），来执行除法和开平方计算。一个单一的乘法器（３８）可以配置成两个阵列以计算Ｎ和Ｓ及Ｄ和Ｓ的部分积。根据收敛算法，乘法器（３８）的计算结果经开关电路（２０）或寄存器（４８）（５０）被送到操作数发送电路（１６）或加法器（４４）。最后的计算结果被舍入。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及信息处理系统，尤其涉及高速进行除法和开平方计算的处理器。在许多信息处理系统中，如在计算机、信号处理器和过程控制器中，高速算术计算是关键设计指标。这些系统越来越依赖于采用高度并行设计的大规模集成电路来提供高速计算。虽然使用并行技术进行乘法计算的装置(器件)很多，但实现除法和开平方功能的装置(器件)通常都是串行的、因此运行速度较低。除法和开平方计算，和加法、减法或乘法不同，它是一种重复迭代过程。实现除法或开平方功能的装置或线路需要较多步骤或时钟周期来获得商数或平方根值。实现除法和开平方功能所采用的技术对信息处理系统的执行时间和精度有很大的影响。对除法和开平方一般使用一种收敛算法。在除法中，收敛算法把被除数和除数作为分数来处理。如果用除数的某个函数重复地乘被除数(即分式的分母)而迫使分母的极限值为1，那么用同样的函数来重复地乘被除数，就会迫使被除数的极限值趋于商值。在开平方计算中，要开平方的某个数作为分子分母相同的分式来处理。通过某函数重复地乘该分式迫使分母的极限值为1而分子的极限值为平方根值。在信息处理系统中，除法和开平方能通过采用高速乘法器和可进行收敛算法的其它线路本文档来自技高网...

【技术保护点】
一种执行多个算术计算功能的处理器，包含：用于计算两个或多个数的乘积的乘法电路；用于将所述乘法器重新配置成第一阵列和第二阵列的逻辑电路，其中所述第一和第二阵列计算乘积；用于将一组数导入所述第一阵列和将另一组数导入所述第二阵列的操作 数发送电路；用于将所述的乘积以预定的迭代次数引入所述操作数发送电路的寄存器；在所述预定的迭代次数之后、组合所述的乘积以产生计算结果的加法器。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：唐纳德E施泰斯，玛丽亚B伊珀娜，亨利M达利，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]