具有错误检测与纠正装置的FIFO缓存系统制造方法及图纸

一种新颖的ＦＩＦＯ缓存系统，具有用于有效地检测与纠正其中的错误的一个错误检测与纠正器件。该系统包括并行配置的Ｍ个数据存储器块，用于暂存Ｎ位输入数字数据及生成包含表示其满与空状态的满标志与空标志信号的存储状态信号；一个错误检测器，响应该存储状态信号，用于生成表示出现在满标志信号与空标志信号中的错误的满错误信号与空错误信号；以及一个纠错器，响应该满错误与空错误信号，用于生成纠正出现在对应的数据存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种先进先出(FIFO)缓存系统；尤其是涉及一种能够检测与纠正其中的错误的一种改进的FIFO缓存系统。众所周知，FIFO缓存系统广泛地使用在各种电子/电器应用中。传统的FIFO缓存系统设置有至少一个FIFO缓冲存储器，并且适用于暂时存储传输的输入数字数据，例如以具有变化的或较高的位速率的不连续位流方式传输并可以转换成具有较低的恒定位速率的连续位流的数字数据。FIFO缓冲存储器通常用一种半导体集成电路实现，并由于有限的硬件容量而只能存储具有固定的位宽度的输入数字数据。因此，为了处理比一个FIFO缓冲存储器的位宽度大的输入数字数据，FIFO缓存系统通常采用多个FIFO缓冲存储器，而每一个缓冲存储器则拥有固定的位宽度的输入总线。在这一情况中，为了使FIFO缓冲存储器能够同时处理分开的输入数字数据，FIFO缓冲存储器是配置成并行方式的。众所周知，这样一种配置要求分开的输入数字数据同时或同步地存入(或写入)并行的FIFO缓冲存储器中，并且以相同的方式从其中输出(或读出)以便生成与输入的数字数据完全相同的输出数字数据。然而有时由于在一个读或写控制信号中出现诸如假信号或尖峰脉冲等噪声，而在FIFO缓冲存储器的读或写操作中出现异步，从而引发错误的输出数字数据。因此，本专利技术的一个主要目的为提供一种能够有效地检测与纠正可能出现在缓存系统中的错误的改进的FIFO缓存系统。按照本专利技术，提供了一种能够存储N位输入数字数据以生成具有恒定的位速率的N位输出数字数据的FIFO缓存系统，N为M的一个倍数而M则为一个正整数，该系统包括并行配置的M个数据存储装置，用于暂存N位输入数字数据及同步地生成N位输出数字数据，各所述数据存储装置同步地存储(N/M)位输入数字数据并包括二或二个以上级联的FIFO缓冲存储器，用于顺序地存储该(N/M)位输入数字数据，并且各FIFO缓冲存储器生成存储状态信号，其中包含一个满标志及一个空标志信号，分别表示其满与空状态；错误检测装置，对这些存储状态信号作出响应，用于生成分别表示在满标志信号与空标志信号中出现的错误的满错误信号与空错误信号；以及错误纠正装置，对满错误与空错误信号作出响应，用于生成分别纠正出现在与满错误及空错误信号相对应的数字存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。从下面结合附图所作的较佳实施例的描述中，本专利技术的上述与其它目的以及特征将是显而易见的，附图中附图说明图1示出按照本专利技术的具有一个错误检测器及一个错误纠正单元的新型FIFO缓存系统的示意图；图2描绘图1中所示的错误检测器的详细方框图；图3示出图1中所示的错误纠正单元的详细方框图；及图4A至4E提供从图1中所示的各元件生成的定时图。参见图1，其中示出了按照本专利技术的具有一个错误检测器40及一个错误纠正单元50的一个创造性FIFO缓存系统100。该FIFO缓存系统100包括第一与第二外部总线10与70、第一与第二数据存储器模块20A与20B、错误检测器40与错误纠正单元50。在该FIFO缓存系统100中，适用于并行传送N(例如16)位输入数字数据(例如ID1至ID16)的第一外部总线10是与内部输入总线10A与10B耦合的。同样示范性地示出的以并行方式传送16位输出数字数据(即OD1至OD16)的第二外部总线70是与内部输出总线70A与70B相连的。按照本专利技术的一个较佳实施例，第一与第二数据存储器模块20A与20B各包含L个(例如4个)以级联方式耦合的传统FIFO缓冲存储器，即各该数据存储器模块包含顺序地执行读或写操作的4个级联的FIFO缓存器。需要指出的是，各数据存储器模块中所包括的FIFO缓存器的数目是根据各该FIFO缓存器的存储容量及输入与输出数字数据之间的位速率差确定的。如图1中所示，耦合在各FIFO缓存器21A至24A与21B至24B的输入级上的内部输入总线10A与10B分别以并行方式传送N/2(例如8)位输入数字数据，例如(ID1—ID8)与(ID9—ID16)，其中N为一个正整数。内部输出总线70A与70B的功能除了各该内部输出总线是连接到各该FIFO缓存器的输出级之外，基本上与内部输入总线10A与10B的功能相同。在内部输入总线10A与10B上的各分开的8位输入数字数据，即(ID1—ID8)与(ID9—ID16)，加到第一与第二数据存储器模块20A与20B上，各模块同时执行8位输入数字数据的写操作。以相同的方式，同时从各该数据存储器模块中读取各8位输出数字数据，即(OD1—OD8)与(OD9—OD16)。各该FIFO缓存器向一个FIFO缓存器控制器(末示出)与错误检测器40提供一个诸如分别指明该缓存器是否为满的或空的的一个满标志或空标志信号(例如FF1A或EF1A)的缓存器状态信号。FIFO缓存器控制器分别响应来自模块20A与20B的满标志信号确定用于控制第一与第二数据存储器模块20A与20B的写操作的WRITE1与WRITE2控制信号；以及响应来自模块20A与20B的空标志信号，分别确定用于控制第一与第二数据存储器模块20A与20B的读操作的READ1与READ2控制信号；并将它们提供给FIFO缓存器、错误检测器40与错误纠正单元50。需要指出的是，即使将用于控制数据存储器模块20A与20B的写控制信号分别称作WRITE1与WRITE2控制信号，但它们是完全相同的；并且对于READ1与READ2控制信号也是一样。具体地说，在内部输入总线10A与10B上的各分开的8位输入数字信号(即ID1—ID8)与(ID9—ID16)是分别响应FIFO缓存器控制器发布的WRITE1与WRITE2控制信号，同时分别写入级联的FIFO缓存器21A与21B中的。一旦填满了第一级联的FIFO缓存器21A与21B，写操作便转移到第二级联的FIFO缓存器22A与22B。对于后面的级联FIFO缓存器顺序地重复这一过程。读操作以与写操作相同的方式进行。即作为8位输出数据从第一级联的FIFO缓存器中同时读出存储在数据存储器模块中的分开的8位输入数字数据，并且顺序地通过后面的那些级联FIFO缓存器。然后，在第二外部总线70上组合各内部输出总线70A与70B上的各8位输出数据，借此生成具有恒定位速率的连续位流形式的16位输出数据。需要指出的是，写操作是在完全空的FIFO缓存器上进行的，而读操作则是在完全填满的FIFO缓存器上执行的。因此，如果写或读操作不是同步地在第i个级联的FIFO缓存器(i＝1，2，3，4)上进行，则来自第i个级联的FIFO缓存器的空标志或满标志信号将不相同，这表示FIFO缓存系统100的一次错误操作。与此同时，错误检测器40通过将来自第i个级联的FIFO缓存器中每一个的满标志信号与空标志信号与来自FIFO缓存器控制器的一个写控制信号(即WRITE1或WRITE2)或读控制信号(即READ1或READ2)分别进行比较，而生成表示各种错误的满与空错误信号FERRORS与EERRORS。错误检测器40的细节将参照图2加以描述。生成的满与空错误信号送到错误纠正单元50，后者响应满错误信号与写控制信号以生成满错误纠正信号FCORRS，并响应空错误信号与读控制信号以生成空错误纠正信号ECORRS。错误纠本文档来自技高网...

【技术保护点】
一种能够存储Ｎ位输入数字数据的ＦＩＦＯ缓存系统，用于产生具有恒定的位速率的Ｎ位输出数字数据，Ｎ为Ｍ的一个倍数而Ｍ则为一个正整数，该系统包括： 并行配置的Ｍ个数据存储装置，用于同步暂存Ｎ位输入数字数据，各所述数据存储装置同步地存储（Ｎ／Ｍ）位输入数字数据，并包括两个或两个以上的级联的ＦＩＦＯ缓冲存储器用于顺序地存储该（Ｎ／Ｍ）位输入数字数据，并且各ＦＩＦＯ缓冲存储器生成包含分别表示其满与空状态的一个满标志与一个空标志信号的存储状态信号； 错误检测装置，响应该存储状态信号，用于生成分别表示出现在满标志信号与空标志信号中的错误的满错误信号与空错误信号；以及 错误纠正装置，响应该满错误和空错误信号，用于生成分别纠正出现在与满错误与空错误信号相对应的数据存储装置中的错误存储状态的满错误纠正信号与空错误纠正信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：朴龙圭，
申请(专利权)人：大宇电子株式会社，
类型：发明
国别省市：KR[韩国]