扩展模式的微控制器制造技术

一用于分线规，荧光屏或其他仪表板结构件的一种框架构件，框架构件制成可延长的形式，有一空心箱式的截面，包括第一侧平面适于与第二个相似的框架构件同样的侧平面配合，第二侧平面与上述第一侧平面平行，并有一向内延伸的槽，上述第一侧平面至少有一组成部分沿框架构件的纵向延伸，在其整个长度上截面形状不变。它由一凸出部和一互补的凹入部组成。上述凸出部和凹入部分别排列在上述平面垂直的框架构件相对两侧，并相互对称。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及微控制器，更具体地，涉及到能以单片模式和扩展模式运行的微控制器，在扩展模式中，要求访问诸如存贮器等各种附加的外部资源。在单片运行模式中，全部资源，如存贮器或寄存器，都是在该单片之内，并通过内部地址总线和数据总线被连接到中央处理单元(CPU)。在扩展操作模式中，要求外部地址和数据总线以及诸如时钟和读/写等其他各线路能访问外部存贮器、寄存器以及其他外设。即使全部活动是局限于该微处理器内部时，这些总线也要消耗功率。在某些情况下，还会产生不希望有的射频干扰(rfi)。因此，本专利技术的目的是，当活动纯粹是内部活动时，降低这些外部线路的功率消耗和/或射频干扰。由此，本专利技术提出一种微控制器，它具有通过外部线路或总线与外部资源通信的端口，该微控制器还包括用于选择是否要访问内部资源或外部资源的装置，以及根据将要被访问的资源是内部资源还是外部资源来控制一个或多个外部线路或总线的操作的装置的。最好还提供一种使控制装置工作或不工作的装置。当外部资源被访问时，该控制装置最好只允许外部线路或总线有效。该外部线路或总线可以是一条或多条地址总线，数据总线、以及控制线路，例如，读/写线和外部时钟线。当地址总线无效时，在总线上以前的地址最好被保存。而控制线也最好是保持在预定电平。当数据总线无效时，可以使其处于悬浮或被拉到一个已知的电压电平上。在一个最佳实施例中，控制装置包括一个逻辑电路，该逻辑电路包括一个第一门电路，带有来自选择装置的第一输入端，来自使工作/支承工作装置的第二输入端，以及被连接到第二门电路的第一个输入端上的一个输出端，而第二门电路还带有一个从与要被控制的外部线路或总线相对应的内部线路或总线来的第二输入端以及一个输出端。当要被控制的线路或总线是地址总线时，该控制装置最好还应包括一个连接在该逻辑电路输出端和该外部地址总线之间的锁存器。参照示出了包括在一个微控制器中的逻辑电路的示意图，作为一个例子，将更全面地来叙述本专利技术的一个实施例。因此，如图所示，微控制器(100)中的一个逻辑电路用来在不使用外部线路或总线时闭锁或使该外部线路或总线不工作这些外部线路或总线包括一条提供外部地址信号EXT-ADDR的外部地址总线1，一条提供外部读/写信号EXT-RW的外部读/写总线2，一条提供外部时钟信号EXT-E的外部时钟信号线3，以及一条提供外部数据信号EXT-DATA的外部数据总线4，根据外部读/写信号。为了确定外部线路或总线是否要被锁闭，“或”门5有三个输入端。第一个输入端6是一复位信号RESET，当微控制器被启动时使用以防止外部线路和总线被锁闭，从而对它们进行初始化。第二个输入端7是信号FREEZ-DIS，用于可选择地取消锁闭操作，在需要时，使微控制器在外部总线和各线路总是有效的情况下操作。第三个输入端8是信号IMMP，由微控制器提供以指示要被激活的线路或总线是内部的还是外部的。当活动是内部的时，这个IMMP信号通常为电平“1”，因此，该IMMP信号在送到“或”门5之前先通过倒相器9。如果该“或”门电路5的任意一个输入端是“1”电平时，则输出“1”电平，因此，如果微控制器被复位，或锁闭模式被取消，或活动是在外部总线或外部线路上，则“或”门电路5的输出信号FRIMB为“1”。外部地址总线1通过实际上由半个触发器组成的锁存器10与内部地址总线11相连接。内部地址总线11被连接到该锁存器的D端口，而外部地址总线1被连接到该锁存器的Q端口。该锁存器还有一个端口C并且当输入到端口C的信号为“1”时，端口D连通到端口Q，但当端口C上的信号是“0”时，端口D和Q是不连通的。外部地址总线1要被使用时，希望锁存器10是“透明的”，因而，同样的值将在内部地址总线11和外部地址总线1两条总线上。然而，当外部地址总线1要被锁闭，或使其无效时，则要求锁存器保持总线1和11上的先前值。于是，从“或”门电路5输出的信号FRIMB被用作“与”门电路12的一个输入，而另一个输入是从地址时钟线路13来的地址时钟信号ADDR-STROB。因而，仅当FRIMB和ADDR-SFROB两个信号都为“1”时，也就是说，当外部的线路有效或取消锁闭，或状态是在复位方式并且地址时钟有效(on phase)时，该“与”门电路12的输出信号才为“1”。在这种情况下，“与”门电路12的输出“1”电平被送到锁存器10的端口C，于是其端口D和Q被连通。如果“与”门电路12的输出是“0”，端口D和Q就断开连接，于是，外部地址总线1被有效地锁闭。从“与”门电路12输出的信号还通过倒相器13被送到锁存器10的反相端口C上。为使外部读/写总线2被锁闭，总线应有效地处于READ模式，其外部读/写信号EXT-RW为“1”。内部读/写总线14具有内部读/写信号INT-RW，该信号为“1”时用于读取，为“0”时用于写入。因此，该内部读/写信号INT-RW通过倒相器16用作“与非”门电路15的一个输入，它的另一个输入是从“或”门电路5输出的信号FRIMB。因此，当内部读/写总线INT-RW为“1”时，指示READ，则倒相器16的输出是“0”，此时，不管从“或”门电路5输出的信号的值是什么，“与非”门电路15的输出信号都为“1”，表示READ操作。然而，如果内部读/写信号INT-RW是指示WRITE状态的“0”电平，此时，如果从“或”门电路5输出的信号FRIMB是“1”电平，即如果外部线路有效或取消锁闭或状态为复位模式，则“与非”门电路15的输出将仅为指示WRITE的“0”电平。提供外部时钟信号EXT-E的外部时钟线路3被连接到“与”门电路17的输出端，“与”门电路17的一个输入端接收从“或”门电路5输出的信号FRIMB，而另一个输入端接收从内部时钟线路18来的内部时钟信号INT-E。因此，如果从“或”门电路5输出的信号FRIMB为“1”电平，即，如果外部线路有效或取消锁闭，或处于复位状态，则该外部时钟信号EXT-E将模拟(mimic)该内部时钟信号INT-E。然而，如果从“或”门电路5输出的信号FRIMB是“0”电平，即内部线路有效，不取消锁闭，且不处于复位状态，则不管内部时钟信号INT-E的状态如何，“与”门电路17的输出将为“0”电平，外部时钟线将被闭锁。外部数据总线4被连接到晶体管19的一个电极上，它的另一个电极被连接到一个正的基准电压Vdd上。当外部数据总线4被锁闭时，该晶体管19具有很小的电阻以便为外部数据总线4提供一个合适的电压电平。因而，该晶体管19的控制电极接收通过倒相器20由“或”门电路5输出的信号FRIMB，于是，当“或”门电路5输出的信号FIRMB为“0”电平时，即内部线路有效、不取消锁闭且不处于复位状态时，晶体管19转换到“开”的状态。“或”门电路输出的信号FRIMB也送到“与”门电路21的一个输入端，它的另一个输入端是通过倒相器22来自内部读/写总线14的内部读/写信号INT-RW。于是，如果内部读/写信号INT-RW是指示WRITE状态的“0”电平，而从”或”门电路5输出的信号FRIMB是“1”电平，即如果外部线路有效，或取消锁闭或处于复位状态，则“与”门电路21的输出将是“1”电平。该“与”门电路的输出用于控制内部数据总线24之间的外部写入通路中的一个本文档来自技高网...

【技术保护点】
一种微控制器，它具有通过外部线路或总线与外部资源通信的接口，并包括选择装置，用于选择是否要访问内部或外部资源，以及控制装置，用于根据要被访问的资源是内部的还是外部的控制至少一个外部线路或总线的操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：琼德卢卡，米歇尔布朗，埃里克布尔廉，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]