降低电子电路功耗的系统和方法技术方案

当成组相联超高速缓存运行在第一功率方式下时，从超高速缓存的最多Ｎ个路存储信息，其中Ｎ为整数并且Ｎ〉１。当该超高速缓存运行在第二功率方式下时，从超高速缓存的最多Ｍ个路存储信息，其中Ｍ为整数并且０〈Ｍ〈Ｎ。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
本专利申请和下列共同未决的美国专利申请有关Loper等人的共同未决美国专利申请序列号08/726,396、代理文档号AT9-96-197，题目为“”；Loper等人的共同未决美国专利申请序列号08/726,395、代理文档号AT9-96-198，题目为“”；Loper等人的共同未决美国专利申请序列号08/726,370、代理文档号AT9-96-199。本专利申请一般地涉及电子电路，尤其涉及。近年来，便携式膝上型计算机日益流行。为了提高便携性这些膝上计算机经常是由电池供电的。最好，在电池充电或替换之前，电池供电的膝上计算机可在电池供电下运行持久的时间。因此，为了在电池充电或更换电池之前延长电子电路的运行时间，降低膝上计算机的电子电路的功耗是重要的。出于这个目的，一些以前的技术根据在规定的时间中未感测到特定类型的活动停止供电或者停止对电子电路的时钟信号。这些以前的“定时器”技术的缺点在于，即使当电子电路不执行任何操作时，在等待定时器期满的时间内电子电路会不必要地消耗过多的电能。从而，需要一种相对于以前的技术使电子电路消耗较少额外电能的方法和系统。当成组相联超高速缓存在第一功率方式下运行时，在超高速缓存的至多N个路上存储信息，其中N是整数并且N＞1。当该超高缓存在第二功率方式下运行时，在超高速缓存的至多M个路上存储信息，其中M是整数并且0＜M＜N。其技术优点是电子电路消耗比以前的技术要少的额外电能。通过参考下述说明和附图可更好地理解示范性实施方式及其优点，附图是附图说明图1是按照该示范性实施方式的用于处理信息的处理机系统的方块图；图2是图1的处理机的定序器单元的方块图；图3是图2的定序器单元的指令缓冲器队列的方块图；图4概念性地说明图2的定序器单元的排序缓冲器；图5概念性地说明图1的处理机的更名缓冲器；图6是图1的处理机的指令超高速缓存的方块图；以及图7是图6的指令超高速缓存的读出放大电路的示意电路图。通过参考图1至图7的附图，可更好地理解一种示范性实施方式和其优点。图1是按照该示范性实施方式处理信息的处理机10系统的方块图。在该示范性实施方式中，处理机10是一个单集成电路超标量微处理机。因而，如下文中进一步所讨论的那样，处理机10包括全由集成电路构成的各种单元、寄存器、缓冲器、存储器以及其它部件。而且，在该示范性实施方式中，处理机10根据精简指令系统计算(“RISC”)技术运行。如图1中所示，系统总线11和处理机10的总线接口单元(“BIU”)12连接。BIU12控制处理机10和系统总线11之间的信息传送。BIU12和处理机10的指令超高速缓存14及数据超高速缓存16连接。指令超高速缓存14向定序器单元18输出指令。响应来自指令超高速缓存14的这些指令，定序器单元18选择性地把指令输出到处理机10的其它执行电路。除定序器单元18之外，在本示范性实施方式中处理机10的执行电路包括多个执行单元，即，转移单元20、定点单元(“FXU”)22、复定点单元(“CFXU”)26、装入/存储单元(“LSU”)28和浮点单元(“FPU”)30。FXU22、CFXU26和LSU28从各通用体系寄存器(“GPRs”)32和定点更名缓冲器34输入它们的源操作数信息。此外，FXU22从进位位(“CA”)寄存器42输入“进位位”。FXU22、CFXU26和LSU28把它们的运算结果(目的地操作数信息)输出到定点更名缓冲器34的选定入口上以存储。并且，CFXU26和各专用寄存器(“SPRs”)40来往地输入和输出源操作数信息和目的地操作数信息。FPU30从各浮点体系寄存器(“FPRs”)36以及浮点更名缓冲器38输入其源操作数信息。FPU30把其运算结果(目的地操作数信息)输出到浮点更名缓冲器38的选定入口上以进行存储。响应装入指令，LSU28从数据超高速缓存16输入信息并复制该信息到选择更名缓冲器34和38中的若干个。如果该信息未存储在数据超高速缓存16中，则数据超高速缓存16从和系统总线11连接的系统存储器39输入该信息(通过BIU12和系统总线11)。而且，数据超高速缓存16能从数据超高速缓存16向和系统总线11连接的系统存储器39输出(通过BIU12和系统总线11)信息。响应存储指令，LSU28从GPSs32和FPRs36中选定的一个输入信息并把该信息复制到数据超高速缓存16中。定序器单元18往来地和GPRs32及FPRs36输入及输出信息。转移单元20从定序器单元18输入表示处理机10当前状态的指令和信号。响应这些指令和信号，转移单元20(向定序器单元18)输出表示存储着由处理机10执行的指令序列的适当存储器地址的信号。响应来自转移单元20的这些信号，定序器单元18从指令超高速缓存14输入索引指令序列。如果该指令序列中的一个或更多的指令未存储在指令超高速缓存14中，指令超高速缓存14从和系统总线11连接的系统存储器39中(通过BIU12和系统总线11)输入这些指令。响应从指令超高速缓存14输入的指令，定序器18有选择地将这些指令调度到选择的执行单元20、22、26、28和30中若干个。各个执行单元执行特定指令族的一个或多个指令。例如，FXU22对源操作数执行第一类定点数学运算，诸如加法、减法、“与”操作、“或”操作及“异-或”操作。CFXU26对源操作数执行第二类定点运算，诸如定点乘法和除去。FPU30对源操作数执行浮点运算，如浮点乘法或除法。当信息存储在选定的一个更名缓冲器34里时，该信息涉及着由选定的更名缓冲器所分配的指令规定的存储位置(即GPRs32中的一个或CA寄存器42)。响应来自定序器18的信号，存储在选定的一个更名缓冲器34里的信息被复制到GPSs32中相关的一个通用体系寄存器(或CA寄存器42)里。定序器18导引这种对存储在选定的一个更名缓冲器34里的信息的复制，以响应“完成”生成该信息的指令的要求。这种复制被称为“回写”。当信息存储在选定的一个更名缓冲器38里时，该信息涉及FPRs36中的一个。响应来自定序器18里的信号，存储在选定的一个更名缓冲器38里的信息被复制到FPRs36中的相关的一个里。定序器18导引这种对存储在选定的一个更名缓冲器38里的复制，以响应“完成”生成该信息的指令的要求。通过同时在不同的若干个执行单元20、22、26、28和30中处理多个指令，处理机10达到高性能。因此，每个指令是按几个阶段的序列处理，每个阶段可和其它指令的多个阶段并行执行。这种技术称为“流水线技术”。在本示范性实施方式中，一条指令通常按六个阶段执行，即取出、译码、调度、执行、完成和回写。在取出阶段，定序器单元18(从指令超高速缓存14中)选择性地在存储于指令序列中的一个和多个存储器地址上输入一个或多个指令，在上文已结合转移单元20和定序器单元18对此做了更详细的讨论。在译码阶段，定序器单元18至多对两个已取出的指令译码。在调度阶段，定序器单元18在为调度后的指令结果(目的地操作数信息)保留更名缓冲器入口后选择性地把至多两个译码后的指令调度给选定的(根据译码阶段的译码)若干执行单元20、22、26、28和30。在调度阶段，操作数信息提供给用于调度后指令的选定的若干执行单元。处理机10按照其编程顺序调度本文档来自技高网...

【技术保护点】
一种方法，包括： 当成组相联超高速缓存在第一功率方式下运行时，在所述超高速缓存的最多Ｎ个路上存储信息，其中Ｎ为整数并且Ｎ＞１；以及 当所述超高速缓存在第二功率方式下运行时，在所述超高速缓存的最多Ｍ个路上存储信息，其中Ｍ为整数并且０＜Ｍ＜Ｎ。

【技术特征摘要】
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【专利技术属性】
技术研发人员：阿尔伯特J卢普尔，苏姆亚马里克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]