带有可编程序基准的高速比较器制造技术

一种将总线（１２）上的动态值（Ｂ）和一个可编程但随后固定的基准值（Ｃ）快速比较的系统。系统包括耦连到比较装置（３５）的第一引线（３３），耦连到总线（１２）的第二引线（１３）以及耦连到与固定的基准值（Ｃ）相关的逻辑高和逻辑低的电压源的第二引线（３４，３６）。引线（３３，１３，３４，３６）耦连成一个或一个以上的可编程连接元（３２）。在引线（３３，１３，３４，３６）之间作成连接（４７１）或不连接（４６１）。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于比较数字数值的装置和方法，尤其是与集成电路、模块和系统有关的装置和方法。在电子技术中，常常需要比较各种数字，以确定这些数字是否等于、小于或大于一个预定的数值。在某些情况下，动态的或变动的数值要与一个固定的即可编程序但以后不再变动的数值(下文称为“基准”值)相比较。动态数值可以是例如说出现在总线上或寄存器中的数字信号，可以表示地址、数据、指令或任何其他信息。基准值可以是任何型式的数值，例如说定义边界、门限的数值或者感兴趣的特定数值。在这一技术中已经知道许多不同的比较器电路被用于执行这种功能。现有技术比较器的一个困难是由于对任何大宽度的总线或寄存器一般要求好几层或级的解码逻辑电路，因而需要很多的时间进行比较。在需要快速确定例如说边界条件的场合，这是一个很突出的缺点。因而，不断需要有能够比利用现有技术装置更快达到进行数字字或数值比较的装置和方法。最好使用较少的器件和电路面积获得这一改进。附图说明图1是根据现有技术的比较器的简化原理方框图；图2是根据本专利技术的比较器的简化原理方框图；图3是根据本专利技术第一实施例说明可编程序连接元如何将固定的基准值电接入图2电路的线路布置简化顶视图；图4-5类似于图3不过是根据本专利技术的另一实施例的视图；以及图6是装有图2比较器的一个系统的简化原理方框图。惯用符号用在本文中表示总线的宽度(N+1)或者总线上数字字的位数(N+1)。为了说明方便(但并没有限制的意思)起见，现就4位数N＝3情形说明问题和解决办法。但是，那些熟悉这一技术的人员根据本文的叙述将会明白N可以比3更大或更小。同样为了说明的方便，假定各个数字或数位都是二进制的并且仅有两个可能的数值例如0或1，但是熟悉这一技术的人员同样会相信也可使用复杂的表示法。字“数值”、“数字”和“数位”，不管是单数还是复数，都表示包括二进制及其他表示法的任何数值N＞1.图1是现有技术的4位解码器10的简化方框图，用于计算方程A＝(B＞C)？1∶0 (1)式中B为总线12上存在的一个动态的(变动的)数字值，C是总线14上的基准值(B要与之相比较)。参数A取逻辑值1或0作为进行比较的结果，例如如果B＞C为真，则A＝1，如果B＞C不真，则A＝0。正如本文所用的一样“总线”一词用来指任何数字源。在解码器10中，载有动态数值B〔30〕的总线12和载有基准数值C〔30〕的总线14通过连接线13，15例如13.1-13.4和15.1-15.4耦连到逻辑级16的逻辑电路16.1-16.4。逻辑级16通过连接线17例如17.11-17.42耦连到逻辑级18的逻辑电路18.1-18.2。逻辑电路18.1-18.2通过连接线19例如19.11-19.22耦连到逻辑级20的逻辑电路20.1。在图1-2的例子中，为了说明方便起见(没有限制的意思)，假定总线12，14具有四条线，每条线分别载有4位数字字B〔30〕、C〔30〕的一位。为了简化说明，假定数字字C具有数值1001，即C〔3〕＝1，C〔2〕＝0，C〔1〕＝0和C〔0〕＝1。但是也可以选用任何其他数值。由于数字字B，C仅有四位，由逻辑级16，18，20组成的三级解码器已足以计算方程(1)。逻辑级16包括恒等逻辑电路16.1，16.2，16.3，16.4，每一恒等逻辑电路都具有两个输入端BI，CI分别耦连到总线12和14的各条线上。于是，总线的B〔3〕线耦连到电路16.1的输入端BI，总线的B〔2〕线到电路16.2的输入端BI，总线的B〔1〕线到电路16.3的输入端BI，以及总线的B〔0〕线到电路16.4的输入端BI。同样地，总线的C〔3〕线耦连到电路16.1的输入端CI，总线的C〔2〕线耦连到电路16.2的输入端CI，总线的C〔1〕线耦连到电路16.3的输入端CI，以及总线的C〔0〕线耦连到电路16.4的输入端CI。在所给的例子中，C具有值1001。恒等逻辑电路16.1-16.4各有输出端G，P，对逻辑表示式(2)和(3)计算的结果就出现在这些输出端，即G＝B&C(2)P＝B|C(3)式中C等于C加“杠”，即数值被倒相(若C＝1001，则C＝0110)。符号“&”表示逻辑“与”运算，以及符号“|”表示逻辑“或”运算。恒等电路18.1-18.2各有四个输入端GH，PH，GL，PL分别耦连到逻辑电路16.1-16.2和16.3-16.4的G，P输出端，如图1所示。电路18.1-18.2各有输出端G0，P0分别耦连到电路20的GH，PH，GL，PL输入端。逻辑电路18.1-18.2和20.1为同一型式的电路并计算表达式G0＝GH|PH&GL (4)P0＝PH&PL (5)式中后缀“H”和“L”分别表示HIGH(高)和LOw(低)。对于C〔X〕＝0，得到G＝B和P＝1，并且对于C〔X〕＝1，得到G＝0和P＝B，其中X具有对应于总线C〔30〕各条线的数值3，2，1，0。于是，假定C〔30〕＝1001，则电路16.1和16.4具有输出G＝0和P＝B，并且电路16.2和16.3具有输出G＝B和P＝1。逻辑级16的输出在电路18.1-18.2中根据方程(4)，(5)组合并馈到恒等电路20.1。由电路20.1，对于B＞C得到G0＝1，否则为0，对于B＞/＝C，P0＝1，否则为0，其中符号“＞/＝”表示“大于或等于”。于是，由逻辑级20输出的比较器真值表为对于G0，P0＝0，0有B＜C；对于G0，P0＝0，1有B＝C；对于G0，P0＝1，0，有B＞C，并且不可能有G0，P0＝1，0。图1的解码器10工作得相当好，但有一个缺点，它需要比希望更多层的逻辑电路和更多的有源器件。每个逻辑层或器件都在要在比较计算中引进延迟。当必须很快比较时，通过多个逻辑级和器件的传输延迟可能会无法接受。于是减少涉及B和C比较中的传输延迟量有巨大的实际意义。更理想的是这样来减少传输延迟，不同的C值可以很容易赋值并且不需要增加集成电路、模块或系统中多大的表面积和费用负担。特别有利的是比较器所占用的集成面积可以减少。图2是根据本专利技术的比较器30的简化原理方框图。为说明方便起见(没有限制的意思)，也假定在图2中总线12具有四条线B〔30〕各自可载数值1，0并且C具有一个常数值C＝1001。那些熟悉这一技术的人员根据本文的叙述将会相信总线B〔N0〕在适合于系统应用的范围〔N0〕内可以有多于或少于N＝3条线，并且基准值C〔M0〕一般可以有任何M＜/＝N的范围以及在范围〔M0〕内的任何需要数值。比较器30利用对于特定的用途基准值C被固定因而可硬接入集成电路、模块或组件的事实。提供一种特别简单有效的装置来设置基准值，它完全可与典型的集成电路(或模块)制造工艺兼容并且允许C具有任何需要的编程数值。比较器电路30具有逻辑级18′，20′，逻辑级18′，20′包括电路18.1′-18.2′和20.1′，类似于图1的逻辑级18，20电路18.1-18.2与20.1。每个逻辑电路18.1′-18.2′，20.1′具有四个输入端GH，PH，GL，PL和两个输出端G0，P0。逻辑级18′，20′执行与图1的逻辑级18，20同样的逻辑计算并且前面所述的真值表和方程式也适用于逻辑级18本文档来自技高网...

【技术保护点】
一种电气系统（５８），其中总线（１２）上的动态值（Ｂ）和一个预定的基准值（Ｃ）相比较，特征在于：一个比较器（３５）；与基准值（Ｃ）的逻辑ＨＩＧＨ（高）和逻辑ＬＯＷ（低）相关的电压源（ＧＮＤ，ＶＣＣ）；耦连到比较器（３５）的第一引 线（３３），耦连到总线（１２）的第二引线（１３），以及耦连到电压源的第三引线（３４，３６）；可编程连接（４７），用于耦连第一引线（３３）、第二引线（１３）以及第三引线（３４，３６），使得向比较器（３５）提供总线（１２）上的动态值（Ｂ）和 电压源（ＧＮＤ，ＶＣＣ），从而根据总线（１２）上的动态值（Ｂ）和基准值（Ｃ）的相对大小得出信息。

【技术特征摘要】
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【专利技术属性】
技术研发人员：耶尔奥巴赫，艾坦祖莫拉，德罗尔哈拉汗姆，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]