加法电路制造技术

多值加法器包括，对多值输入的各位相加的并行加法单元、和将由该位的并行加法单元１－ｉ输出的中间相加和Ｗ↓［ｉ］与一个低位数位的进位Ｃ↓［ｉ－１］相加的输出加法单元２－ｉ。并行加法单元包括对各位的输入值进行相加的加法单元、将多值输出转换为数字数据的量化单元、将数字数据转换为“中间和”输出和进位输出的逻辑转换单元。上述单元由电压型电路构成。加权加法电路对电容耦合以并联方式连接可变的附加电容负荷，并根据电容耦合的负荷状况控制附加电容负荷。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及加法电路，具体说涉及对多值数据进行相加的低耗电多值加法器以及利用电容耦合的加权加法电路。在现有的数字电路中，一般使用基于二进制逻辑的二进制数字系统。然而，在二进制数字系统集成化的场合，为了用二进制表示数据，其连线数会增加，在其内部布线所占的比例可达70～90％。因此，很难制成具有高速、高可靠性和低耗电的芯片。于是，为了解决这一问题对使数据多值化的基于多值逻辑的数字系统进行了研究。作为其一例，在附图说明图18上示出SD(带符号数字)数制的SD数多值加法器的构成。另外，图18所示的SD数加法器是设为4进制SD数的多值加法器，示出的仅是其3位部分的结构。SD数制是对称R进制数表示的一种，其与对称R进制数不同点是R也可是偶数，各位值ai的取值在以下的范围。另外，不论R为奇数(R＝2K+1，K为正整数)还是偶数(R＝2K，K为大于2的正整数)都成立。ai∈{-(K+1)，-K，... ，-1，0，1，...，K，(K+1)}其中，SD数的多值的2数X＝(xn-1，xn-2，...x0)，Y＝(yn-1，yn-2，...y0)的加法可按下面的3个步骤进行。第1步，求出各多值输入位相互的线性“相加和”Zi。线性“相加和”zi由下式表示。zi＝xi+yi(1)但是，zi∈{-2(K+1)，...，0，...，2(K+1)}。第2步，由线性“相加和”zi求出“中间和”wi和进位ci。线性“相加和”与“中间和”wi的关系以下式表示。Rci+wi＝zi(2)由式2可见，线性“相加和”除以进数R时的商为进位ci。此进位ci为ci∈{-1，0，1}，此时的余数相当于“中间和”wi。但是，假如考虑余数是负值的范围，可以求出使余数的绝对值为最小的进位ci。第3步，求出“中间和”与其低位位的进位Ci-1的线性“相加和”si。此线性“相加和”si由下式表示。si＝wi+ci-1(3)此式(3)所示的线性“相加和”si是i位的最后输出。上述的第1步至第3步可由图18所示的构成顺次执行。第1步由加法器101、102、103...执行，并由加法器101，102，103...分别输出线性“相加和”zi-1、zi、zi+1...。此线性“相加和”zi-1、zi、zi +1...输入到SD数的全加器(SDFA)111、112、113、于其中执行上述的第2步，输出“中间和”wi-1、wi、wi+1和进位ci-1、ci、ci+1。之后，利用线性加法器121、122、123执行上述的第3步。由此可以由线性加法器121、122、123分别得出...(i-1)位、i位、(i+1)位...的最后输出si-1、si、si+1。这种加法器101、102、103...、全加器111、112、113，以及现有线性加法器121、122、123是由电流型电路构成。因此，可以通过连线构成加法单元及线性加法器。这种由电流型电路构成的SD数的并行加法器的构成如图19所示。在这种并行加法器中，执行第1步的加法单元利用连线141、142、143执行，第2步利用全加器151、152、153执行，执行第3步得到最后输出的线性加法器利用连线161、162、163执行。现有的SD数的多值加法器是由电流型电路构成，并通过电流的流入和流出进行运算。因此，存在耗电大的缺点。计算机科学的数字技术随着微细加工技术的进步而得到显著的进展，其设备的投资金额正在以加速度增加，现在模拟技术及模拟数字混合技术受到注目。因此，本申请人在特开平06-195483号公报、特开平06-215164号公报、特开平06-231286号公报、特开平06-243270公报、特开平06-013982号公报等之中提出电容耦合加权加法电路及应用此种电路的乘法电路。图24示出的是此种乘法电路的一例。在其中一度将模拟输入电压Ai保持在取样保持电路SH中，其输出就通过多路转换器MUX1～MUXn导向多个电容器C1～Cn。C1～Cn构成将其输出合并起来的电容耦合，各电容器C1～Cn具有对应于2进制数的各位的权重的电容。因此，通过切换各多路转换器可以对模拟电压Ai进行2进制数相乘的乘法运算。多路转换器MUX1～MUXn连接于SH输出或参考电压VREF，对数值为“0”的位选择VREF。电容耦合的输出连接于由奇数级的CMOS反相器串联而成的反相放大电路I2，I2的输出通过反馈电容器连接到输入端。另一方面，取样保持电路SH将由奇数级的CMOS反相器串联而成的反相放大电路I1连接到输入电容器的输出端，I1的输出通过反馈电容器CF1与其输入端连接。设上述电容器CI、CF的电容相等，取样保持电路SH在CI中保持与Ai对应的电荷，Ai的反向电压，即电源电压，设为Vd时，输出为(Vd-Ai)。多路转换器以下的电路构成乘法电路MUL，如果用Bi(i＝1～7Ai一侧时为“0”，VREF一侧时为“1”)表示多路转换器的状态，则乘法电路MUL的输出电压可表示为式(1) 其中，由于反向放大电路I1、I2包含由反馈电容器CF1、CF2组成的反馈回路，内部设置有利用相位补偿及增益补偿的振荡防止电路。但是，从取样保持电路SH来看，连接到Ai的C1～Cn根据乘数而变化，电容负荷会发生变动。这可能影响取样保持电路的特性而使上述振荡防止电路不能发挥其作用。本专利技术的目的是提供低耗电的SD数的多值加法器。本专利技术另一目的是要提供一种可对前级电路电容负荷的变动进行抑制的加权加法电路。为达到上述目的，本专利技术的多值加法器包括由将运算位数并行设置并对多值输入的各位进行相加的全加器组成的并行加法单元、和将该并行加法单元各自输出的一个低位位的进位输出同该位的“中间和”输出相加而生成该位的多值输出的设置了运算位数的输出加法单元；上述各个全加单元包括对两个多值输入的该位进行相加的加法单元、对该加法单元的输出进行量化的量化单元、以及将该量化单元的输出转换为“中间和”输出和进位输出的逻辑转换单元；而上述全加单元的加法单元、上述量化单元、上述逻辑转换单元、及上述输出加法单元由电压型电路构成。在上述多值加法器中，上述加法单元包括电压型反相放大器、将上述两个多值输入分别加到上述反相放大器输入端的第1及第2电容器、在上述反相放大器的输入端施加补偿电压的第3电容器、以及将上述反相放大器的输入和输出之间连接起来的第4电容器。另外，上述量化单元具有把从上述加法单元输出的多值数以可表示的最低限度的位数输出的与该位数相等的阈值电路，向此阈值电路中输入由上述加法单元输出的线性“相加和”信号和输出高位位的的前级阈值电路的输出位信号。上述阈值电路包括与输入信号数相等的电容器及识别通过该电容器输入的信号的“相加和”电平的电压型识别电路。此外，上述逻辑转换单元包括由将上述量化单元输出的量化数据按转换表进行转换的逻辑单元和利用由该逻辑单元输出的“中间和”数据和进位数据输出“中间和”信号和进位信号的数字模拟转换单元。此外，上述输出加法单元还包括电压型反相放大器、将上述逻辑转换单元输出的“中间和”信号和进位信号分别加到上述反相放大器的输入端的第5和第6电容器、对上述反相放大器的输入端施加补偿电压的第7电容器、以及在上述反相放大器的输入和输出端之间进行连接的第8电容器。此外，在本专利技术的多值加法器中设置有本文档来自技高网...

【技术保护点】
一种多值加法器，其特征在于包括由将运算位数并行设置、对各值的输入进行相加的全加器组成的并行加法单元、和将各个并行加法单元输出的一个低位位的进位输出同该位的“中间和”输出相加而生成该位的多值输出的设置了运算位数的输出加法单元；上述各个 全加单元包括对两个多值输入的该位进行相加的加法单元、对该加法单元的输出进行量化的量化单元、以及将该量化单元的输出转换为“中间和”输出和进位输出的逻辑转换单元；上述全加单元的加法单元、上述量化单元、上述逻辑转换单元、上述输出加法单元由电压 型电路构成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：寿国梁，本桥一则，陈颍，户松隆，周长明，陈桀，
申请(专利权)人：株式会社鹰山，
类型：发明
国别省市：JP[日本]