微处理器制造技术

本发明专利技术公开了一种３２位处理器。指令集的位长固定到１６位。ＳＬＩＬ和ＳＬＩＨ指令使４Ｇｂ的地址空间限制到高２Ｍｂ并且执行一长寄存器转移指令。因此，与相关技术不同的是，一寄存器转移指令能够利用三条指令而不是五条指令而执行。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种RISC(精减指令集计算机)型的微处理器。RISC处理器具有允许计算量最小化的一组指令。RISC处理器的流水线处理允许所有指令以相同的短周期执行。一种32位RISC处理器的指令的位长固定为32位。因此，在这种RISC处理器中，指令的位长被固定并且指令被简化。对于寄存器间的操作，大多数指令能够在一个时钟周期内执行，因此其流水线处理能够容易地实现。在常规32位RISC处理器中，指令的位长固定为32位。但是，32位固定长度的指令的代码效率不高。在一种具有可变长度指令的RISC处理器中，译码部分的负担变大。另外，对于可变长度指令，执行流水线处理需要长的时间。为解决这一问题，需要一种分支高速缓存。因此，电路规模变大。为解决这种问题，本专利技术的申请人已经提出了一种用于改进代码效率的具有16位固定长度指令的RISC处理器。一种32位RISC处理器具有4兆字节的地址空间。在该RISC处理器中，当逻辑地址转换为物理地址时，为了映射地址至4兆字节的空间，提供了lp.x宏指令。一般地，lp.x宏指令通过将LPI指令分成四条指令而实现。因此，长型(32位)寄存器转移指令需要用于10字节的五条指令。换句话说，通常，采用示于附图说明图17A、17B的LPI(加载立即位置)指令。该LPI指令由图17A所示的16位组成。在该LPI指令中，高六位表示操作码。接下来的两位BP表示示于图17B的位图的位置。当BP的值为“11”时，它表示最高位置(HH)。当BP的值为“10”时，它表示次高位置(HL)。当BP的值为“01”时，它表示第三高位置(LH)。当BP的值为“00”时，它表示最低位置(LL)。如图17A所示，接下来的八位表示由其立即值指定的操作数。因此，在长寄存器转移指令中，该LPI指令分成每条都由八位组成的四条指令。因此，长寄存器分支至少需要五条指令。因此，本专利技术的目的是提供一种微处理器，该微处理器允许缩短寄存器转移指令，并且因而改进代码效率。本专利技术是一种精减指令集微处理器，包括一指令译码器，用于将一指令处理的任务分成一些简单级并且通过流水线处理译码该任务；一算术逻辑单元，用于执行运算操作；一寄存器组，一高速乘法/除法单元，用于高速地执行乘法和除法；一中断控制器，用于执行中断处理；以及一指令集，用于将整个地址空间限制到一高端地址空间并执行长寄存器转移指令。该高速乘法/除法单元独立于该算术逻辑单元执行乘法和除法。该寄存器组包括一专用控制寄存器组和一通用寄存器组。该通用寄存器组包括一累加器、一堆栈指针、和一中断堆栈指针。该通用寄存器组还包括一些协处理器寄存器。这些协处理器寄存器包括一些用于允许改变一转移指令并借此以相同的操作码执行多个指令的寄存器和一些用于实现简单堆栈的寄存器。整个地址空间是4Gb(兆字节)。该指令集的位长固定为16位。所限制的地址空间是2Mb。因此，根据本专利技术，提供了允许将整个地址空间限制到一高端地址空间的SLIL和SLIH指令。利用SLIL和SLIH指令，该地址空间被限制到高2Mb，以便利用三条指令执行一长寄存器转移指令。结合附图的描述，根据下面的最佳实施例的详细描述，本专利技术的目的、特性和优点将变得更加明白。图1是一方框图，示出了根据本专利技术的一微处理器的内部结构；图2是一方框图，用于说明根据本专利技术的微处理器的外部接口；图3是一示意图，用于说明根据本专利技术的微处理器的一些通用寄存器；图4是一示意图，用于说明根据本专利技术的微处理器的一些协处理器寄存器；图5是一示意图，用于说明根据本专利技术的微处理器的协处理器的MCR；图6是一示意图，用于说明根据本专利技术的微处理器的操作码映象；图7是一示意图，用于说明根据本专利技术的微处理器的操作码映象；图8是一示意图，用于说明根据本专利技术的微处理器的操作码映象；图9是一示意图，用于说明根据本专利技术的微处理器的一存贮器空间；图10是一示意图，用于说明根据本专利技术的微处理器的一些中断；图11是一示意图，用于说明根据本专利技术的微处理器的一些中断；图12是一示意图，用于说明根据本专利技术的微处理器的一些中断；图13A、13B是用于说明根据本专利技术的微处理器的一命令的示意图；图14A、14B是用于说明根据本专利技术的微处理器的一命令的示意图；图15是一示意图，用于说明根据本专利技术的微处理器的一存贮器空间；图16A、16B是用于说明根据本专利技术的微处理器的一命令的示意图；以及图17A，17B是用于说明根据本专利技术的微处理器的一命令的示意图。接下来，将根据下面的顺序描述本专利技术的一个实施例。1、处理器概要2、处理器结构3、五级流水线4、寄存器5、地址空间6、中断处理7、单步功能8、指令集9、寄存器间转移指令1、处理器概要根据本专利技术的微处理器是一RISC(精减指令集计算机)型32位处理器。在一RISC处理器中，指令集限制到最小数量的指令。所有的指令几乎在相同的时间周期内执行。在根据本专利技术的微处理器中，指令的位长固定为16位。提供了一种面向正交指令集的代码效率。在该正交指令集中，每条指令执行一非常基本的任务。每条正交指令不与其它的指令重叠。例如，该指令集包括立即指令、寄存器传送指令、算术指令、比较指令、逻辑指令、移位指令、交换/扩展指令、NOP指令、位处理指令、乘法/除法指令、存贮器传送指令、协处理器传送指令、以及转移指令。在该RISC处理器中，当读一算术指令的源操作数并且写一计算结果时，一寄存器被用来代替存贮器。大多数指令在一个时钟周期中执行。因此，多个指令能够容易地流水线化。该RISC具有32个通用寄存器。该微处理器执行五级流水线处理。对于一个ALU，该微处理器具有一个周期的滚筒式移位器。另外，该微处理器具有在一个周期中执行(16×16)乘法和在10(18)周期中执行(16(32)÷16(32))除法的一高速乘法/除法器。除了采用RISC技术外，该微处理器还采用了CISC(复杂指令集计算机)和DSP(数字信号处理器)技术，从而显著地改进代码效率、位处理、乘法/除法运算、中断处理，等等。由于该微处理器具有以下特点1)向量指令表，2)中断堆栈指针，以及3)用于存储除法指令结果的专用寄存器，因此，该微处理器高速而多级地执行中断处理。利用所述向量指令表，当该微处理器接收一中断时，通过五级流水线而直接读取向量指令表。一转移指令被直接写入向量指令表。因此，该微处理器能够高速接收中断。另外，利用中断堆栈指针和返回指令，该微处理器能够接收多级中断。当该微处理器接收一中断时，只自动存储PC(程序计数器)。利用该返回指令，仅仅在堆栈指针处的PC被写回到内部PC。一长除法指令的结果被存入一专用寄存器，以便其它的中断能够被接收、其它的指令在一指令一时钟周期的基础上被执行。但是，在一延迟时间片期间，禁止中断。该微处理器具有强大的调试支持功能，利用该调试支持功能，不需采用外部电路就能容易地实现一目标调试程序。该调试支持功能的特点是1)具有五级流水线的单步功能，2)两个中断指令，3)三个地址中断通道，4)两个数据中断通道，以及5)ICE(内部电路仿真程序)中断端(break terminal)。利用CISC中的单步功能，该处理器能够容易地一步一步地执行程序。但是，在一延迟时间片中，下一指令产生一中断。利用两个具有不同向量地址的中断指本文档来自技高网...

【技术保护点】
一种精减指令集微处理器，包括： 一指令译码器，用于将一指令处理的任务分成一些简单级并且通过流水线处理译码该任务； 一算术逻辑单元，用于执行运算操作； 一寄存器组； 一高速乘法／除法单元，用于高速地执行乘法和除法； 一中断控制器，用于执行中断处理；以及 一指令集，用于将整个地址空间限制到一高端地址空间并执行长寄存器转移指令。

【技术特征摘要】
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【专利技术属性】
技术研发人员：后藤胜，宫地宏明，阪本幸弘，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]