指令存储器电路制造技术

指令存储器电路包括：外部指令存储器，用于存放多个指令码；内部指令存储器，为存储指令码其具有将存入其中的预先从外部指令存储器读出的指令码快速输出和改写的能力，并输出指令码以执行指令，内部指令存储器包括第１至第Ｎ个能被独立访问的存储单元。指令存储器电路还包括存储单元读装置和存储单元写装置，根据本发明专利技术，“从存储单元读（执行）指令码”能与“指令码写入另一个存储单元”同步执行，从而可实现高速高效的指令执行操作。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种指令存储器电路，尤其涉及用作数字信号处理器等的可擦写指令存储器的指令存储器电路。指令存储器电路被广泛用于数字信号处理器的可擦写指令存储器。如日本电气株式会社1996年1月的“NEC数据手册，信号处理LSI(DSP/语音)”(以下称之为文献1)第317-318页所示。附图说明图1是说明文献1中所描述的常规指令存储器电路的框图。图1的常规指令存储器电路由DSP(数字信号处理器)10和外部指令存储器8组成。DSP10包括内部指令存储器101，程序计数器1，指令取指地址产生电路2，选择器3、6和14，或门电路4，锁存器5，指令译码器7和三态缓冲器12和13。内部指令存储器101按照内部指令存储器读信号RI控制，从内部指令地址AI指定的单元中读出指令码DI；由指令写信号W控制把从外部指令存储器8读出的指令码DE存入内部指令地址AI指定的存储单元。程序计数器1输出指令地址AP、内部指令存储器读信号RI、存储器选择信号SM和外部指令存储器读控制信号RP。指令取址地址产生电路2按照外部提供的取指指令CW输出指令取指地址AW、指令写信号W和外部指令存储器取址控制信号R。选择器3按照指令写信号W的控制，从指令取指地址AW和指令地址AP中作出选择，并把所选地址输出到外部指令存储器8作为外部指令地址AE。或门电路4在外部指令存储器读控制信号RP和外部指令存储器取指控制信号R之间产生逻辑或，从而输出外部指令存储器读信号RE。锁存器5锁存从外部指令存储器8读出的指令码DE并输出锁存的指令码DL。选择器6按照存储器选择信号SM的控制，从由内部指令存储器101读出的指令码DI和来自外部指令存储器8的锁存指令码DL中作出选择，把所选指令码DS输出到指令译码器7。指令译码器7对所选的指令码DS进行译码并执行译码后的指令。在DSP10外部提供的外部指令存储器8，根据外部指令存储器的读信号RE的控制，从由外部指令地址AE指定的其存储单元读出指令码DE。三态缓冲器12按照内部指令存储器读信号RI的控制，来控制内部指令存储器101的指令码DI的输出。三态缓冲器13根据指令写信号W的控制，来控制指令码DE到内部指令存储器101的输入。选择器14按照指令写信号W的控制，从指令取指地址AW和指令地址AP中作出选择，把所选地址提供给内部指令存储器101作为内部指令地址AI。下面参考图1和图2，对图1中的常规指令存储器电路的操作进行描述。图2是说明图1中常规指令存储器电路操作实例的时序图。在这种类型的指令存储器电路中，外部指令存储器8通常使用大容量的存储器，所以外部指令存储器8的操作速度比内部指令存储器101的操作速度要慢得多。因此，外部指令存储器8用的时钟信号CKE的时钟周期是内部指令存储器101的时钟信号CKI的两倍。首先说明从内部指令存储器101读取指令码(即来自内部指令存储器101的执行指令)的操作。程序计数器激活内部指令存储器读信号RI，把内部指令存储器101置为读方式并激活三态缓冲器12。此时由于指令取指地址产生电路2提供的指令写信号W无效，选择器14选择指令地址AP，并将AP提供给内部指令存储器101作为内部指令地址AI，内部指令存储器101把由内部指令地址AI(指令地址AP)指定的指令码DI经过激活的三态缓冲器12输出给选择器6。选择器6根据存储器选择信号SM的控制，选择指令码DI作为所选指令码DS，并把选中的指令码DS(指令码DI)提供给指令译码器7。指令译码器7将选中的指令码DS(指令码DI)进行译码并执行译码后的指令。其次说明将指令码写入内部指令存储器101的操作。指令取指地址产生电路2根据外部提供的指令取指指令CW激活写指令信号W，从而将内部指令存储器101置为写方式并激活三态缓冲器13，指令取指地址产生电路2还输出指令取指地址AW。由于写指令信号W有效，选择器14选择来自指令取指地址产生电路2的指令取指地址AW，并把指令取指地址AW提供给内部指令存储器101作为内部指令地址AI。与此同时选择器3还选择指令取指地址AW，并将择指令取指地址AW提供给外部指令存储器8作为外部指令地址AE。外部指令存储器8输出由外部指令地址AE(指令取指地址AW)指定的指令码DE。内部指令存储器101通过被激活的三态缓冲器13接收指令码DE，并将指令码DE存入(写入)与指令取指地址AW对应的存储单元。下面说明从外部指令存储器8(即执行来自外部指令存储器8的指令)读取指令码的操作。在“从外部指令存储器8读取指令码”的操作中，从程序计数器1输出的外部指令存储器读控制信号RP有效，由指令取指地址产生电路2输出的外部指令存储器取指控制信号R无效。信号RP和R供给或门电路4，或门电路4在外部指令存储器读控制信号RP和外部指令存储器取指控制信号R之间产生逻辑或，从而输出一个高电平的外部指令存储器读信号RE。高电平的外部指令存储器读信号RE把外部指令存储器8置为读操作方式。与此同时，由于指令写信号W无效，选择器3从程序计数器1中选择指令地址AP作为外部指令地址AE，并把外部指令地址AE(指令地址AP)提供给外部指令存储器8。外部指令存储器8读取并输出指令地址AP指定的指令码DE，锁存器5锁存外部指令存储器8输出的指令码DE。选择器6根据存储器选择信号SM的控制，选择来自锁存器5的锁存指令码DL作为所选指令码DS，并把所选指令码DS(锁存的指令码DL)提供给指令译码器7，指令译码器7对所选指令码DS(指令码DE)进行译码并执行已译码后的指令。根据上述的操作，通常将要求高速执行的指令码存放在内部指令存储器101中，而不要求高速执行的指令码在外部指令存储器8中存放并且执行。然而，在上述的常规指令存储器电路中，“从内部指令存储器101读指令码(即执行从内部指令存储器101读出的指令码DI)”的读操作和“将指令码写入内部指令存储器101”的写操作不能同时执行。因此，在对内部指令存储器101进行写入操作期间，不可能在从内部指令存储器101读出指令码DI的同时执行指令码DI，当然在这种状态下能够在从外部指令存储器8读出指令码DE的同时执行指令码DE。无论怎样，慢速的外部指令存储器8比快速的内部指令存储器101执行指令花费的时间要长。另外，增加快速的内部指令存储器101的存储容量，有可能降低对慢速的外部指令存储器8的访问频率并获得较快的指令执行速度。然而，有高速操作能力的内部指令存储器101，其每个存储单元需要较大的面积和较大的功率消耗，因此增加内部指令存储器101的存储容量显著引起较大的功率消耗(由每个单元中的功率消耗增加和对内部指令存储器101频繁的高速访问所引起)和整个指令存储器电路芯片的尺寸较大。因此，本专利技术的主要目的是提供一种指令存储器电路，用该电路能够获得数字信号处理器特别需要的高速且高效的指令访问，同时避免功率损耗和芯片尺寸的增加。根据本专利技术的第一个方面提供的指令存储器电路包括一个外部指令存储器，用于存放许多指令码；一个内部指令存储器，其具有将存入其中的预先从外部指令存储器读出的指令码快速输出和改写的能力，并且输出指令码以执行指令。内部指令存储器由第1到第N个能被独立访问的存储单元(N为大于1的整数)组成。根据本专利技术的第二个方面，本文档来自技高网...

【技术保护点】
一种指令存储器电路包括：一个外部指令存储器，用于存放多个指令码；一个内部指令存储器，它有将存入其中的指令码高速输出和改写的能力，用于存储预先从外部指令存储器读出的指令码，并且为执行指令输出该指令码；其中内部指令存储器包括第１至第 Ｎ（Ｎ为大于１的整数）个可独立访问的存储单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：行木浩，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]