【技术实现步骤摘要】
本专利技术涉及处理器，更具体来说，涉及具有一个或多个跟踪缓冲器的处理器。当前的超标量处理器，如微处理器，执行诸如转移预测和无序执行的技术，以增强效能。具有无序执行管道的处理器执行某些指令时，执行的次序不同于指令被提取和解码的次序。对于没有从属对象(dependencies)的指令来说，指令可以无序地执行。无序执行由于防止了执行单元仅仅因为程序指令的顺序就闲置，因而提高了处理器的效能。指令结果是在执行之后重新排序的。通过限制指令解码要顺序进行，简化了处理数据从属对象的任务。处理器然后就可以确定数据如何通过寄存器从一条指令流到后继指令。为确保程序的正确性，寄存器要被重命名，指令要在备用站(reservation stations)中一直等到它们的输入操作数的生成，这时指令才被发往适当的功能单元去执行。寄存器重命名器(renamer)、备用站以及有关机构，将具有从属对象的指令连接在一起，使得从属指令不在其所从属的指令之前执行。相应地，这种处理器受到顺序提取和解码的限制。当来自指令高速缓存的指令缺失，或者某个转移被误预测(mis-predicted)时，处理器只得等...
【技术保护点】
一种处理器，包含：一个执行指令的执行管道，其中至少有些指令是推测性地执行的；和一个在执行管道外部的用于存放指令的跟踪缓冲器，其中，跟踪缓冲器中与推测错误相关的指令要在执行管道中被再执行。
【技术特征摘要】
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