内存结构及其所使用的控制器制造技术

本发明专利技术是有关于一种内存结构及其所使用的控制器。此内存结构一次能读取的内存范围称为总体内存容量。此内存结构包括容量为第一内存容量的第一内存，与容量为第二内存容量的第二内存。且第一内存的内存容量为特定的固定容量时所实际使用的脚位数为第一使用脚位数，而第二内存的内存容量为固定容量时则实际使用数量为第二使用脚位数的脚位。其中，第一使用脚位数大于第二使用脚位数，且此内存结构的总体脚位数符合第一内存的内存容量为总体内存容量时的总体脚位数。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种内存结构及其所使用的控制器，且特别是有关于一种整合多种内存于一体的一种内存结构及其所使用的控制器。公知整合两种内存的内存结构包括一闪存及一静态随机存取内存(SRAM)，并将此两种内存包含在同一封装中。此内存的结构特征在于闪存及SRAM共同分享地址线及数据线，但是各自拥有自己的控制线及电源线，因此，结合成的内存结构的脚位与闪存不同，无法与闪存兼容。因此由上述所知，公知技术具有以下缺点1.因总体脚位数的不同，而产生兼容性的问题，使印刷电路板需要重新布局。2.由于控制信号及电源信号的不同，软件方面必须改写。有鉴于此，本专利技术提供一种内存结构及其所使用的控制器。此种内存结构，是由两种内存组合而成，但是以其中一种内存的总体脚位数为此内存结构的总体脚位数，且此两种内存使用相同的控制线及电源线，因此可以达到消除兼容性的问题及使软件不需改写的目的。在本专利技术的一实施例中，第一内存容量与第二内存容量的总和与该总体内存容量相同。在本专利技术的另一实施例中，第二内存容量大于第一内存容量，且第二内存具有内存容量分别与第一内存容量相当的数个储存区。此第一内存用以取代第二内存的储存区中的一个，以使读取此内存结构时所能读取的范围为第一内存与第二内存除被第一内存所替换的储存区外的数个储存区。而且被第一储存区所替换的储存区可替代第二内存的储存区中，除被第一内存所替换的储存区之外的任一个储存区。此外，还可包括至少一个第二内存替换储存区，而每一个第二内存替换储存区的内存容量系与上述的储存区相当。任一个第二内存替换储存区可替代一个上述的储存区，以使此内存结构所能读取的范围为上述的第一内存、用以替换储存区的至少一个第二内存替换储存区，以及储存区中未被前述两者所替换的部分。在本专利技术的另一实施例中，此内存结构还包括至少一个替换内存，此替换内存的内存容量与第二内存容量相同。当读取此内存结构时，读取的范围为第二内存或一个上述替换内存所形成的读取内存中未被第一内存替换的储存区，以及上述的第一内存。在本专利技术的又一个实施例中，此内存结构不但具有至少一个替换内存，还具有至少一个第二内存替换储存区。其中，第二内存本身或替换整个第二内存的替换内存如上被称为读取内存，而第二内存替换储存区则用以替换上述读取内存中的部分储存区，以使得读取此内存结构时所能读取的范围为上述的第一内存、替换读取内存中部分储存区所用的第二内存替换储存区，以及读取内存中未被第一内存与第二内存替换储存区所替换的部分储存区。本专利技术还提供一种内存结构，此内存结构包括具有第一容量的第一内存，以及具有第二容量的第二内存。其中，此内存结构的总体脚位数符合第一内存于总体内存容量时的第一总体脚位数。本专利技术另外还提供一种内存结构所使用的控制器，其适用于具有第一内存与第二内存的内存结构中。此控制器具有区块辨识单元、命令辨识单元，以及内存选择单元。其中，区块辨识单元根据所输入的存取地址而输出内存存取信息。命令辨识单元则根据所输入的控制信号输出一个内存模式信号。内存选择单元即根据此内存存取信息与内存模式信号以决定存取第一内存或第二内存。在本专利技术的一实施例中，内存结构使用的控制器的区块辨识单元具有第一内存地址缓存器及第一比较器。其中，第一内存地址缓存器用以储存可辨识用以表示第一内存的地址的辨识第一内存地址位。第一比较器用以比较该辨识第一内存地址位与所输入的存取地址中对应于该辨识第一内存地址位的部分位，并根据比较结果输出一比较信号。在本专利技术的一个实施例中，此控制器还具有一个取代储存区缓存器、第二比较器、虚拟储存区缓存器以及一个多任务器组。其中，定义辨识取代储存区地址位为可辨识用以表示第二内存中被第一内存所取代的储存区所要取代的第二内存的储存区的地址。取代储存区缓存器则用以储存此辨识取代储存区地址位。第二比较器则比较辨识取代储存区地址位与存取地址中对应于辨识取代储存区地址位的部份，并根据比较所得的结果输出一个致能信号。虚拟储存区缓存器用以储存辨识第一内存地址位。而多任务器组则根据上述的致能信号，将辨识第一内存地址位或存取地址的相对应位传送到译码器。此外，控制器还可以包括一个接口电路，此接口电路用以更动上述的第一内存地址缓存器，取代储存区缓存器与虚拟储存区缓存器三者中至少一个的储存内容。在本专利技术的另一个实施例中，此控制器除了区块辨识单元，命令辨识单元，以及内存选择单元外，还具有取代储存区缓存器、第二比较器、交换储存区缓存器，以及多任务器组。其中，取代储存区缓存器用以储存前述的辨识取代储存区地址位。第二比较器则比较此辨识取代储存区地址位与存取地址中对应于此辨识取代储存区地址位的部份，并根据比较所得的结果输出致能信号。交换储存区缓存器储存辨识第一内存地址位与表示替换内存的编号的一个替换编号。其中，替换内存用以替换第二内存。而多任务器组则根据此致能信号以将交换储存区缓存器中所储存的辨识第一内存地址位或所输入的存取地址的相对应位传送到译码器。综上所述，本专利技术由控制信号及总体脚位数的整合，再加上本专利技术设计的可选择任一种内存的存取地址的控制器，可使由两种内存所组成的内存结构的总体脚位数能与其中一种内存总体脚位数相符。因此，本专利技术可以解决的前多种内存组成新内存结构时所产生的总体脚位数不符而导致电路必须重新设计的问题。图9绘示的是根据本专利技术的内存结构的再一实施例的再一内存配置方框图；以及附图说明图10绘示的是根据本专利技术的内存结构所使用的控制器的再一实施例的电路图。附图标记说明20、50、70、80、90内存结构100、22、52、72、82、92屏蔽式只读存储器102、24、54、74、84、94闪存208、508、708、808、908闪存储存区200-206、500-507、700-707、709、800-807、800’-807’、900-907、900’-907’、909、910屏蔽式只读存储器的储存区104、210、210a、510、510a、710、810、810a、912控制器30区块辨识单元32命令辨识单元34内存选择单元402、606、1006第一内存地址(FS)缓存器404、620比较器602取代储存区(RS)缓存器604虚拟储存区(VS)缓存器608、1008控制器部分电路610接口电路612多任务器组614、616、618缓冲器1004交换储存区(SS)缓存器 具体实施例方式在说明实施例之前必须注意的是，在以下的实施例中虽然为了方便起见仅以闪存与屏蔽式只读存储器(Mask ROM)为例说明，但熟知此技术的人应当知道，只要是以两种不同的内存组合成一个内存结构，而想以符合其中一种内存的总体脚位数为此内存结构的总体脚位数的状况，就适用本专利技术。其中总体脚位数为使用脚位数与未使用脚位数的和。使用脚位数包括地址、数据、控制、电源及接地等信号所使用的脚位数。而未使用脚位数是不需连接至其它地方的脚位数。换言之，本专利技术对熟悉此技术的人而言，当可适用于以两种不同的内存组合成一个内存结构的状况，而非仅能限定于闪存与屏蔽式只读存储器的组合上。图1绘示的是本专利技术所提供的内存结构的一个实施例的电路方框图，此内存结构包括内存容量为64M位的Mask ROM100、内存容量为8M位的闪存102、以及控制器104。本文档来自技高网...

【技术保护点】
一种内存结构，该内存结构一次能读取的内存范围为一总体内存容量，其特征为：该内存结构的内存容量为该总体内存容量时的全部脚位为一总体脚位数，其中，该总体脚位数为一使用脚位数与一未使用脚位数的和，该内存结构包括：一第一内存，该第一内存的内存容 量为一第一内存容量，且在该第一内存的内存容量为一固定容量时所实际使用的脚位数量为一第一使用脚位数；以及一第二内存，该第二内存的内存容量为一第二内存容量，且在该第二内存的内存容量为该固定容量时所实际使用的脚位数量为一第二使用脚位数；其 中，该第一使用脚位数大于该第二使用脚位数，且该内存结构的该总体脚位数不少于该固定容量为该总体内存容量时该第一内存的该第一使用脚位数。

【技术特征摘要】

【专利技术属性】
技术研发人员：阎庆芳，徐晓阳，倪福隆，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]